公开(公告)号：EP0983562A1

公开(公告)日：2000-03-08

申请号：EP98923498.4

申请日：1998-05-18

申请人： Quickturn Design Systems, Inc

发明人： SAMPLE, Stephen, P. ,  BERSHTEYN, Mikhail ,  BUTTS, Michael, R.

IPC分类号： G06F17/50 ,  G06F11/25

CPC分类号： G01R31/2853 ,  G01R31/31717 ,  G06F17/5027 ,  Y10S370/916

摘要： A hardware emulation system is disclosed which reduces hardware cost by time-multiplexing multiple design signals onto physical logic chip pins and printed circuit board. The reconfigurable logic system of the present invention comprises a plurality of reprogrammable logic devices, and a plurality of reprogrammable interconnect devices. The logic devices and interconnect devices are interconnected together such that multiple design signals share common I/O pins and circuit board traces. A logic analyzer for a hardware emulation system is also disclosed. The logic circuits necessary for executing logic analyzer functions is programmed into th e programmable resources in the logic chips of the emulation system.

摘要翻译： 公开了一种硬件仿真系统，其通过将多个设计信号时分复用到物理逻辑芯片引脚和印刷电路板上来降低硬件成本。 本发明的可重构逻辑系统包括多个可重编程逻辑器件和多个可重编程互连器件。 逻辑器件和互连器件互连在一起，使得多个设计信号共享公共I / O引脚和电路板迹线。 还公开了一种用于硬件仿真系统的逻辑分析仪。 执行逻辑分析仪功能所需的逻辑电路被编程到仿真系统的逻辑芯片中的可编程资源中。

公开(公告)号：EP0559322A3

公开(公告)日：1995-06-14

申请号：EP93300667.8

申请日：1993-01-29

申请人： QUICKTURN DESIGN SYSTEMS, INC.

发明人： Chen, Nang-Ping ,  Ko, Robert J. ,  Li, Jeong-Tyng ,  Huang, Thomas B. ,  Wang, Ming-Yang

IPC分类号： G06F15/60 ,  G06F1/10

CPC分类号： A21B1/245 ,  G06F17/5027 ,  G06F17/5054

摘要： A method and a structure provide emulation circuit implemented on a logic block module comprising clocked and unclocked field programmable logic devices (FPGAs). Software modules analyse the target logic circuit and impose delay constraints to require certain storage instances to be implemented on separate FPGAs so as to prevent hold time violation artifacts.

摘要翻译： 一种方法和结构提供了在逻辑块模块上实现的仿真电路，该逻辑块模块包括钟控和非钟控现场可编程逻辑器件（FPGA）。 软件模块分析目标逻辑电路并施加延迟限制，以要求在单独的FPGA上实施某些存储实例，以防止保持时间违例伪像。