公开(公告)号：JP6731681B2

公开(公告)日：2020-07-29

申请号：JP2019082521

申请日：2019-04-24

Applicant: 国立研究開発法人産業技術総合研究所 ,  株式会社アリーナ

Inventor： 菊地 克弥 ,  青柳 昌宏 ,  渡辺 直也 ,  鈴木 基史 ,  高山 慎也 ,  氏家 康裕 ,  渡辺 晃 ,  氏家 昌章 ,  半田 勝徳 ,  原田 典真 ,  草野 彰二

IPC: H05K3/46

公开(公告)号：JP2019117957A

公开(公告)日：2019-07-18

申请号：JP2019082521

申请日：2019-04-24

Applicant: 国立研究開発法人産業技術総合研究所 ,  株式会社アリーナ

Inventor： 菊地 克弥 ,  青柳 昌宏 ,  渡辺 直也 ,  鈴木 基史 ,  高山 慎也 ,  氏家 康裕 ,  渡辺 晃 ,  氏家 昌章 ,  半田 勝徳 ,  原田 典真 ,  草野 彰二

IPC: H05K1/11 ,  H05K3/46

Abstract: 【課題】電源回路のインピーダンスを小さく抑え、安定した電源供給により超高速信号伝送が可能な部品内蔵基板を提供する。 【解決手段】Vcc層とグランド層とが絶縁層を介して積層された電源回路8が形成され、前記電源回路に前記LSIチップの電源端子がビアを介して接続されるビルドアップ層4と、コア層3の上層に内蔵され、基板面方向に沿って配置された複数のチップキャパシタ7とを備え、前記複数のチップキャパシタは、前記ビルドアップ層に形成された前記電源回路に対し、並列に、かつ直接的に接続されて前記電源回路に対するデカップリングキャパシタを形成する。 【選択図】図1

公开(公告)号：JP2015211097A

公开(公告)日：2015-11-24

申请号：JP2014090892

申请日：2014-04-25

Applicant: 国立研究開発法人産業技術総合研究所 ,  株式会社アリーナ

Inventor： 菊地 克弥 ,  青柳 昌宏 ,  渡辺 直也 ,  鈴木 基史 ,  高山 慎也 ,  氏家 康裕 ,  渡辺 晃 ,  氏家 昌章 ,  半田 勝徳 ,  原田 典真 ,  草野 彰二

IPC: H05K3/46

Abstract: 【課題】電源回路のインピーダンスを小さく抑え、安定した電源供給により超高速信号伝送が可能な部品内蔵基板を提供する。 【解決手段】LSIチップ5と、前記LSIチップの電源端子に接続される電源回路8が形成されたビルドアップ層4と、前記ビルドアップ層が積層されたコア層3と、前記コア層に部品として内蔵され、前記ビルドアップ層の前記電源回路に接続されて前記電源回路に対するキャパシタを形成する複数のチップキャパシタ7とを備え、前記チップキャパシタは、1平方cmの領域あたり少なくとも100個以上が配列されている。 【選択図】図1

Abstract translation: 要解决的问题：提供一种通过使电源电路的阻抗最小化而允许具有稳定电源的超高速信号传输的部件内置基板。解决方案：组件内置基板包括LSI芯片5 ，其上形成有用于与LSI芯片的电源端子连接的电源电路8的堆积层4，层叠有积聚层4的芯层3和多个芯片电容器7 内置在芯层3中作为元件，并与积层4的电源电路连接，形成用于电源电路的电容器。 每个面积为1平方厘米的芯片电容器至少设置100个。