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    オンチップ粗遅延較正
    1.
    发明专利
    オンチップ粗遅延較正 审中-公开

    公开(公告)号：JP2018152567A

    公开(公告)日：2018-09-27

    申请号：JP2018072371

    申请日：2018-04-04

    申请人： クゥアルコム・インコーポレイテッド ,  QUALCOMM INCORPORATED

    发明人： ウィルソン・ジェイ.・チェン ,  チュー−ガン・タン

    IPC分类号： H01L27/04 ,  H01L21/822

    CPC分类号： H03K5/13

    摘要： 【課題】チップ内のプロセス変動、電圧変動及び温度変動などの局所変動の補償を行う半導体比較回路を提供する。 【解決手段】入力に応答して、能動オンチップ構成要素および受動オンチップ構成要素の出力を比較することによって、較正下のオンチップデバイスのプロセス、電圧及び温度コーナーが取得される。第1のオンチップ遅延線が、遅延の異なる段において出力(D[])のアレイを生成するいくつかの能動デバイスを含む。第2のオンチップ遅延線が単出力(CLK)を生成する。DFFアレイが、単出力クロックCLKを用いて出力(D[])のアレイをサンプリングする。異なるプロセス及び温度コーナーにおける異なる遅延変動により、DFFアレイから異なる出力が生じる。DFFアレイからの異なる出力は、CLKの1つのサイクル内の較正下のオンチップデバイスの迅速な較正のためのものであり、プロセス及び温度コーナーに関する情報を与える。 【選択図】図1

    半導体装置及びデータ同期方法
    2.
    发明专利
    半導体装置及びデータ同期方法 审中-公开

    公开(公告)号：JP2018137694A

    公开(公告)日：2018-08-30

    申请号：JP2017032570

    申请日：2017-02-23

    申请人： ラピスセミコンダクタ株式会社

    发明人： 上原 輝昭

    IPC分类号： G06F13/42 ,  H03K5/00 ,  H03K19/0175 ,  H04L7/00

    CPC分类号： H04L7/0037 ,  H03K5/13 ,  H03K2005/00019 ,  H04L7/0331

    摘要： 【課題】第1クロック信号に同期したデータを第2クロック信号で同期化する半導体装置を提供する。 【解決手段】第2クロック信号を所定時間遅延した第1遅延クロック信号、第1遅延クロック信号を所定時間遅延した第2遅延クロック信号を生成し、第2クロック信号が第1から第2論理値へ遷移時点の第1取込データと、第2遅延クロック信号が第1から第2論理値へ遷移時点の第2取込データを取り込む。第2クロック信号が第1から第2論理値へ遷移時点での第1クロック信号値(第1クロック値)と、第1遅延クロック信号が第1から第2論理値へ遷移時点での第1クロック信号値(第2クロック値)を取り込む。第1及び第2クロック値が共に第1の論理値の場合は第1取込データを第2クロック信号で同期化したデータを出力し、第1及び第2クロック値のうちの一方又は双方が第2の論理値の場合は第2取込データを第2クロック信号で同期化したデータを出力する。 【選択図】図2

    遅延回路
    7.
    发明专利
    遅延回路 审中-公开
    延时电路

    公开(公告)号：JP2015142169A

    公开(公告)日：2015-08-03

    申请号：JP2014012596

    申请日：2014-01-27

    申请人： 富士電機株式会社

    发明人： 藤井 優孝

    IPC分类号： H03K5/13

    CPC分类号： H03K5/13

    摘要： 【課題】MOSキャパシタに電源電圧範囲外の電圧を印加することなくMOSキャパシタの容量の電圧依存性による遅延時間への影響を抑制する。 【解決手段】入力信号(Vin)のレベル変化に対応してクランプ動作及びクランプ解除動作を行い、クランプ動作時にキャパシタ(C)の電圧を所定の充電開始電圧にクランプするクランプ回路(M1,CS1)と、クランプ動作の解除に伴ってキャパシタ(C)を定電流で充電する充電回路(VDD,CS1)と、キャパシタ(C)の充電電圧(Vc)が所定の大きさに到達する時点で遅延信号(Vout)を生成する遅延信号生成回路(M2.CS2,COM)と、を備える。 【選択図】図1

    摘要翻译： 要解决的问题：为了抑制由于MOS电容器的电容的电压依赖性而导致的对延迟时间的影响，而不将电压从电源电压范围施加到MOS电容器。解决方案：延迟电路包括钳位电路 M1，CS1）进行与输入信号（Vin）的电平变化对应的钳位动作和松开动作，在钳位动作期间将电容器（C）的电压钳位到规定的充电开始电压，充电电路（VDD，CS1） 用于在释放钳位操作时以恒定电流对电容器（C）进行充电;以及延迟信号产生电路（M2，CS2，COM），其在充电电压（Vc）时刻产生延迟信号（Vout） 的电容器（C）达到预定的大小。

    Delay circuit and semiconductor device
    10.
    发明专利
    Delay circuit and semiconductor device 审中-公开
    延迟电路和半导体器件

    公开(公告)号：JP2014011733A

    公开(公告)日：2014-01-20

    申请号：JP2012148631

    申请日：2012-07-02

    申请人： Ricoh Co Ltd ,  株式会社リコー

    发明人： SUGANO JUNICHI ,  ARAI KUNIAKI

    IPC分类号： H03K5/13 ,  H03H11/26

    CPC分类号： H03K5/13 ,  H03H11/26 ,  H03K2005/00195

    摘要： PROBLEM TO BE SOLVED: To provide a delay circuit that can add the function of setting a detection delay time by an external capacitance without adding to the number of terminals of a semiconductor device, and a semiconductor device having the delay circuit.SOLUTION: An output control circuit 120 controls the level of an output signal from an output terminal OUT to a high level or a low level or controls the output terminal to a high impedance state. A delay time setting circuit 110 discharges a capacitance 1 in response to a control signal CntS from a logic circuit 130, and generates a delay time setting signal DLY on the basis of a voltage across the capacitance 1. The logic circuit 130 responds to a detection signal Det by controlling the output control circuit 120 to bring the output terminal OUT to the high impedance state and outputting the control signal CntS to the delay time setting circuit 110. The output control circuit 120 is further controlled to output the low level output signal in response to the delay time setting signal DLY.

    摘要翻译： 要解决的问题：提供一种延迟电路，其可以增加通过外部电容设置检测延迟时间的功能，而不增加半导体器件的端子数量，以及具有延迟电路的半导体器件。解决方案：输出 控制电路120将输出端子OUT的输出信号的电平控制到高电平或低电平，或者将输出端控制到高阻抗状态。 延迟时间设置电路110响应于来自逻辑电路130的控制信号CntS而放电电容1，并且基于电容1两端的电压产生延迟时间设置信号DLY。逻辑电路130响应检测 信号Det通过控制输出控制电路120使输出端OUT达到高阻态，并将控制信号CntS输出到延迟时间设置电路110.进一步控制输出控制电路120以输出低电平输出信号 响应于延迟时间设置信号DLY。