公开(公告)号：KR1020150090860A

公开(公告)日：2015-08-06

申请号：KR1020150014368

申请日：2015-01-29

申请人： 마벨 월드 트레이드 리미티드

发明人： 버스타인아이도

IPC分类号： H03M13/00

CPC分类号： H04L1/0042 ,  H03M5/02 ,  H03M13/01 ,  H03M13/611

摘要： 본발명의양상들은인코딩회로와유효회로(valid circuit)를포함하는회로를제공한다. 인코딩회로는연속적인전송들사이에서비트천이들(bit transitions)의개수를제한하는요건을충족시키도록, 데이터버스상에서신호들로서전송되는데이터를인코딩한다. 유효회로는, 데이터버스상에서전송되는상기신호들이유효데이터혹은무효(invalid) 데이터를포함하는지의여부를나타내기위하여, 연속적인전송들사이에서비트천이들(bit transitions)의개수를제한하는상기요건을충족못시키도록, 상기신호들을선택적으로(selectively) 코럽트한다.

摘要翻译： 在本发明的方面中提供了一种包括编码电路和有效电路的电路。 编码电路对作为数据总线上的信号发送的数据进行编码，以满足限制连续传输之间的位转换次数的要求。 有效电路选择性地破坏信号以不满足限制连续传输之间的位转换次数的要求，用于呈现在数据总线上传输的信号是否包括有效数据或无效数据。