公开(公告)号：KR101751045B1

公开(公告)日：2017-06-27

申请号：KR1020100048616

申请日：2010-05-25

申请人： 삼성전자주식회사

发明人： 강욱성 ,  장동현 ,  장성진 ,  이훈 ,  김진호 ,  김남석 ,  문병식 ,  이우동

IPC分类号： G11C5/02 ,  G11C5/14 ,  G11C7/10 ,  G11C5/06 ,  G11C8/18 ,  H01L21/66 ,  H01L25/065 ,  H01L23/00

CPC分类号： H01L23/481 ,  G11C5/06 ,  G11C8/18 ,  H01L22/32 ,  H01L24/05 ,  H01L24/16 ,  H01L24/17 ,  H01L24/73 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/05572 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/17051 ,  H01L2224/17515 ,  H01L2224/73204 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06544 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01006 ,  H01L2924/01023 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01055 ,  H01L2924/014 ,  H01L2924/10329 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2224/05552 ,  H01L2924/00

摘要： 본발명은 3D 반도체장치에대하여개시된다. 3D 반도체장치는, 슬레이브칩들은채널들과연결되지않고마스터칩의전극패드들만이채널들과연결된다. 마스터칩만이채널들의부하를바라보게되어채널부하를갖게된다. 동종의반도체칩들이스택된반도체장치의데이터입력경로, 데이터출력경로, 어드레스/커맨드경로그리고클럭경로에서 TSV 바운더리를설정한다. TSV 바운더리가설정되면, 마스터칩에존재하는글로벌제어회로는글로벌칩 선택신호발생회로, 글로벌커맨드발생회로그리고글로벌 ODT 제어회로에의해제어된다. 마스터칩의커맨드와클럭신호는 TSV를바이패스시켜 TSV 부하를바라보지않게하고, 슬레이브칩들의커맨드와클럭신호는 TSV를거치도록하는 TSV I/O 모듈을채용한다. 물리적으로동일한칩들이스택된반도체장치는각 층별로설계목적에부합하도록구성요소들을서로다르게구성한다. 반도체장치의관통전극패드의높이와 TSV의돌출높이는서로같게형성되고, 관통전극패드에접촉하는범프의두께는관통전극패드의높이또는관통전극의돌출높이보다작게형성한다. 적층된반도체칩들의웨이퍼뒷면에분리막을도포한다. 반도체칩의웨이퍼테스트중 셀리페어단계에서반도체칩의칩 식별퓨즈커트에의해칩 식별신호를발생시키고, 프로브패드를이용하여반도체칩을웨이퍼테스트한다.

摘要翻译： 本发明涉及一种3D半导体器件。 在3D半导体器件中，只有主芯片的电极焊盘连接到通道，而没有从芯片连接到通道。 只有主芯片才会查看通道的负载并具有通道负载。 的相同类型的半导体芯片层叠型半导体器件中，数据输入路径，一个数据输出路径，地址/命令路径，并设置在时钟路径中的TSV边界。 当TSV边界被设置时，存在于主芯片全局控制电路由全局芯片选择信号发生电路，一个全局命令生成电路和全球ODT控制电路控制。 命令和主芯片的时钟信号绕过TSV命令和时钟信号不看所述TSV的负载，和从芯片采用TSV I / O模块通过所述TSV。 其中堆叠物理上相同芯片的半导体器件为每个层配置不同组件以满足设计目标。 在半导体器件与TSV的贯通电极焊盘的突出高度的高度形成彼此相等，在与所述贯通电极焊盘接触的垫的厚度被形成为比所述贯通电极垫的通孔的高度或突起高度较小。 分离膜被施加到堆叠的半导体芯片的晶片的背面。 在半导体芯片的晶片测试沙利对步骤产生由半导体芯片的识别芯片熔丝切断的芯片识别信号，并使用探针垫用于测试半导体芯片的晶片。

公开(公告)号：KR101680082B1

公开(公告)日：2016-11-29

申请号：KR1020100043052

申请日：2010-05-07

申请人： 삼성전자주식회사

发明人： 박상욱 ,  김남석 ,  백승덕

IPC分类号： H01L21/60 ,  H01L23/52

CPC分类号： H01L24/02 ,  H01L23/3192 ,  H01L24/05 ,  H01L24/13 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/05012 ,  H01L2224/05548 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00

摘要： 재배선패턴상에폴리머층 형성공정을생략할수 있는웨이퍼레벨패키지및 그형성방법이제공된다. 웨이퍼레벨패키지는재배선패턴상에직접접촉하는필러를포함하는엔캡슐런트패턴내에외부접속단자가형성된다. 웨이퍼레벨패키지의형성방법은재배선패턴상에비아홀을포함하는엔캡슐런트패턴을먼저형성한후에, 상기비아홀내에외부접속단자를형성한다.

摘要翻译： 在一个实施例中，晶片级封装包括形成在半导体衬底上的重新布线图案和覆盖重新布线图案的第一封装图案。 第一密封剂图案具有通孔以暴露重新布线图案的一部分。 该封装还包括形成在重新布线图案的暴露部分上的外部连接端子。 侧壁的上部和外部连接端子的侧壁可以间隔距离。 间隙距离可以朝向密封剂图案的上表面增加。

公开(公告)号：KR101336569B1

公开(公告)日：2013-12-03

申请号：KR1020070049766

申请日：2007-05-22

申请人： 삼성전자주식회사

发明人： 정현수 ,  장동현 ,  김남석 ,  강선원

IPC分类号： H01L23/12 ,  H01L23/28

CPC分类号： H01L23/3128 ,  H01L23/5389 ,  H01L24/24 ,  H01L25/105 ,  H01L2224/24226 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2224/82039 ,  H01L2224/82047 ,  H01L2224/92244 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01038 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/3011 ,  H01L2924/351 ,  H01L2924/00

摘要： 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법을 제공한다. 이 방법은 하부막 및 상부막 사이에 개재된 반도체 칩을 포함하는 패키지 유닛들을 형성하는 단계 및 상기 패키지 유닛들을 기판 상에 차례로 적층하는 단계를 포함한다. 이때, 상기 하부막 및 상부막은 상기 반도체 칩보다 낮은 모듈러스(modulus)를 갖는 물질로 형성된다.

公开(公告)号：KR1020110052880A

公开(公告)日：2011-05-19

申请号：KR1020090109587

申请日：2009-11-13

申请人： 삼성전자주식회사

发明人： 정세영 ,  김남석

IPC分类号： H01L21/60

CPC分类号： H05K3/323 ,  H01L24/13 ,  H01L24/81 ,  H01L24/83 ,  H01L24/91 ,  H01L2224/13155 ,  H01L2224/13157 ,  H01L2224/1316 ,  H01L2224/1318 ,  H01L2224/16225 ,  H01L2224/2929 ,  H01L2224/2939 ,  H01L2224/29444 ,  H01L2224/29455 ,  H01L2224/29457 ,  H01L2224/2946 ,  H01L2224/2948 ,  H01L2224/2949 ,  H01L2224/2989 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81903 ,  H01L2224/83851 ,  H01L2224/9211 ,  H01L2924/01006 ,  H01L2924/01027 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/0781 ,  H01L2924/07811 ,  H01L2924/15311 ,  H05K2201/083 ,  H05K2201/10674 ,  H05K2203/104 ,  H01L2924/00 ,  H01L2924/00014

摘要： PURPOSE: A flip chip package and a manufacturing method thereof are provided to improve electrical connection reliability between pads by arranging conductive magnetic particles between a conductive magnetic bump and a pad. CONSTITUTION: A semiconductor chip(110) includes a plurality of first pads(112). A package substrate(120) is arranged on the lower side of the semiconductor chip. A conductive magnetic bump is arranged between the first pad and the second pad. An anisotropic conductive member(140) is filled between the semiconductor chip and the package substrate. An external connection terminal(150) is mounted on the lower side of the package substrate.

摘要翻译： 目的：提供一种倒装芯片封装及其制造方法，以通过在导电磁性凸块和焊盘之间布置导电磁性颗粒来改善焊盘之间的电连接可靠性。 构成：半导体芯片（110）包括多个第一焊盘（112）。 封装基板（120）布置在半导体芯片的下侧。 在第一焊盘和第二焊盘之间布置导电磁性凸块。 各向异性导电构件（140）填充在半导体芯片和封装衬底之间。 外部连接端子（150）安装在封装基板的下侧。

公开(公告)号：KR1020110047755A

公开(公告)日：2011-05-09

申请号：KR1020090104503

申请日：2009-10-30

申请人： 삼성전자주식회사

发明人： 김기혁 ,  김남석 ,  정현수 ,  김석호 ,  박명순 ,  신창우

IPC分类号： H01L23/12

CPC分类号： H01L21/76813 ,  H01L21/561 ,  H01L21/76879 ,  H01L23/3114 ,  H01L23/3171 ,  H01L23/49816 ,  H01L23/525 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/02317 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05599 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/32145 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： PURPOSE: A semiconductor device with a rewiring structure, a semiconductor package including the same, a package laminate structure, a semiconductor module, an electronic circuit board, an electronic system, and manufacturing methods thereof are provided to improve yield through simple manufacturing processes. CONSTITUTION: Chip pads are formed on the upper side of a semiconductor chip. A protection layer(730) is formed on the semiconductor chip. A rewiring insulation layer is formed on the protection layer. Rewiring via plugs(760v) are connected to a chip pad by vertically passing through the protection layer and the rewiring insulation layer. A rewiring structure(760) includes rewiring electrically connected to the rewiring via plugs. The upper surface height of the rewiring via plugs is equal to the upper surface height of the rewiring. At least one rewiring via plug is integrated to the rewiring using the same materials.

摘要翻译： 目的：提供一种具有重新布线结构的半导体器件，包括该半导体封装的半导体封装，封装叠层结构，半导体模块，电子电路板，电子系统及其制造方法，以通过简单的制造工艺提高产量。 构成：芯片焊盘形成在半导体芯片的上侧。 在半导体芯片上形成保护层（730）。 在保护层上形成再布线绝缘层。 通过插头（760v）重新连接通过垂直穿过保护层和重新布线绝缘层连接到芯片焊盘。 重新布线结构（760）包括通过插头电连接到重新布线的重新布线。 通过插头重新布线的上表面高度等于重新布线的上表面高度。 使用相同的材​​料将至少一个通过插头重新布线整合到重新布线。

公开(公告)号：KR1020100109241A

公开(公告)日：2010-10-08

申请号：KR1020090027755

申请日：2009-03-31

申请人： 삼성전자주식회사

发明人： 김평완 ,  윤민승 ,  김남석 ,  마금희

IPC分类号： H01L23/12 ,  H01L23/48

CPC分类号： H01L23/3114 ,  H01L21/561 ,  H01L21/565 ,  H01L21/568 ,  H01L21/76898 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/81 ,  H01L24/92 ,  H01L24/94 ,  H01L24/95 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05599 ,  H01L2224/0603 ,  H01L2224/13009 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2224/13025 ,  H01L2224/13124 ,  H01L2224/13147 ,  H01L2224/1403 ,  H01L2224/81001 ,  H01L2224/81801 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/30105 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2224/13099

摘要： PURPOSE: A chip stack package and a fabrication method thereof are provided to prevent a fault due to the defect of a PCB by preventing the deterioration of moisture absorption rate of the PCB. CONSTITUTION: In a stacked chip package and a manufacturing method thereof, a base chip(120), a connection terminal, and an outside encapsulating material are included therein. The base chip has a base through via electrode, a base chip pad, and a base encapsulating material(116). The connecting terminal is protruded from the base encapsulating material while being connected to the base through via electrode and the base chip pad. The outside encapsulating material surrounds the outside of the base chip and the stacked chips.

摘要翻译： 目的：提供一种芯片堆叠封装及其制造方法，以通过防止PCB的吸湿率的劣化来防止PCB缺陷导致的故障。 构成：在堆叠式芯片封装及其制造方法中，包括基片（120），连接端子和外封装材料。 基底芯片具有通孔通孔的基底，基底片衬垫和基底封装材料（116）。 连接端子从基底封装材料突出，同时通过通孔电极和基底芯片焊盘与底座连接。 外部封装材料围绕基底芯片的外部和堆叠的芯片。

公开(公告)号：KR1020090051639A

公开(公告)日：2009-05-22

申请号：KR1020070118121

申请日：2007-11-19

申请人： 삼성전자주식회사

发明人： 박진우 ,  김남석

IPC分类号： H01L23/12

CPC分类号： H01L2224/11 ,  H01L2224/96 ,  H01L21/78 ,  H01L21/76 ,  H01L23/28

摘要： 반도체 패키지의 제조 방법을 개시한다. 본 발명에 따른 반도체 패키지의 제조 방법은 복수의 개별 칩을 준비하는 단계, 격자 모양의 인식틀 및 개별 칩들을 캐리어 상에 부착하는 단계, 개별 칩들이 부착된 캐리어 상에 봉지재를 형성하는 단계, 캐리어를 분리하는 단계 및 봉지재가 형성된 개별 칩들을 분리하여 개별 칩 패키지를 형성하는 단계를 포함하고, 캐리어 상에 부착하는 단계에서 개별 칩들은 인식틀의 격자 사이로 노출되는 캐리어 상에 부착된다.
웨이퍼 레벨 패키지, 봉지재, 솔더볼, 에폭시

公开(公告)号：KR1020090002644A

公开(公告)日：2009-01-09

申请号：KR1020070066168

申请日：2007-07-02

申请人： 삼성전자주식회사

发明人： 이호진 ,  김남석 ,  권용재 ,  정현수 ,  이인영 ,  황선관

IPC分类号： H01L23/12

CPC分类号： H01L24/05 ,  H01L23/481 ,  H01L24/03 ,  H01L24/06 ,  H01L24/13 ,  H01L24/32 ,  H01L25/0657 ,  H01L2224/02372 ,  H01L2224/034 ,  H01L2224/036 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/05011 ,  H01L2224/05552 ,  H01L2224/05559 ,  H01L2224/05561 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/06181 ,  H01L2224/08146 ,  H01L2224/32145 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/0102 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/19041 ,  H01L2924/00014

摘要： A semiconductor device including a through electrode and a method for manufacturing the same are provided to minimize the process failure by simplifying the fabrication of through electrode which is arranged around the metal layer. A semiconductor device including a through electrode comprises a semiconductor substrate(101), a first insulating layer(110), a wiring(115), a second insulating layer(120), a conductive pad(125), the penetration hole and a through electrode(150). The first insulating layer is formed on the semiconductor substrate. The wire is located on the surface of the first insulating layer and has an opening to expose the first insulating layer. The second insulating layer is formed on the first insulating layer and the wiring while filling up the first opening. The conductive pad is formed on the second insulating layer and includes the second opening for exposing the second insulating layer. The penetration hole is formed through the semiconductor substrate, the first insulating layer, and the second insulating layer.

摘要翻译： 提供一种包括通孔的半导体器件及其制造方法，其通过简化布置在金属层周围的贯通电极的制造来最小化工艺故障。 包括通孔的半导体器件包括半导体衬底（101），第一绝缘层（110），布线（115），第二绝缘层（120），导电焊盘（125），穿透孔和贯通孔 电极（150）。 第一绝缘层形成在半导体衬底上。 导线位于第一绝缘层的表面上，并且具有露出第一绝缘层的开口。 第二绝缘层在填充第一开口时形成在第一绝缘层和布线上。 导电焊盘形成在第二绝缘层上，并且包括用于暴露第二绝缘层的第二开口。 穿透孔通过半导体衬底，第一绝缘层和第二绝缘层形成。

公开(公告)号：KR100809963B1

公开(公告)日：2008-03-07

申请号：KR1020070049761

申请日：2007-05-22

申请人： 삼성전자주식회사

发明人： 김남석 ,  이종철 ,  유학수 ,  조욱래

IPC分类号： G11C7/18 ,  G11C7/10

摘要： 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치가 개시된다. 그러한 데이터 입출력 경로의 한 구성요소인 라이트 드라이빙 회로를 갖는 반도체 메모리 장치에 있어서, 상기 라이트 드라이빙 회로는, 상기 메모리 셀에 라이트될 데이터의 레벨보다 작은 레벨의 데이터로 드라이브하고 이를 제1 데이터 입력라인 쌍에 출력하는 제1 라이트 드라이버부; 및 상기 제1 라이트 드라이버부로부터 제공되는 데이터를 수신하여 상기 메모리 셀에 라이트될 데이터의 레벨까지 드라이브하여 상기 메모리 셀과 연결된 선택 비트라인 쌍에 제공하는 제2 라이트 드라이버부를 구비한다. 그리하여, 본 발명은 데이터 입출력 경로를 구성하며 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 개선하며, 컬럼 패스 게이트의 개수를 현저히 줄임으로써 칩 사이즈를 감소시킬 수 있다.
메모리, 비트라인, 센스앰프, 데이터 리드, 데이터 라이트, 챠지 쉐어링

公开(公告)号：KR100745376B1

公开(公告)日：2007-08-02

申请号：KR1020070049759

申请日：2007-05-22

申请人： 삼성전자주식회사

发明人： 김남석 ,  이종철 ,  유학수 ,  조욱래

IPC分类号： G11C7/18 ,  G11C7/10

摘要： 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치가 개시된다. 그러한 데이터 입출력 경로를 갖는 반도체 메모리 장치는, 복수 개의 비트라인 쌍들을 각각 구비한 복수 개의 메모리 블록들; 상기 메모리 블록들 내에서 I/O 포트 별로 분할 배치되며, 상기 복수 개의 비트라인 쌍들 중 어드레스에 의해 선택된 하나의 비트라인 쌍에 나타나는 데이터를 감지하여 제1 레벨로 증폭하기 위한 제1 센스앰프들; 및 상기 제1 센스앰프들 중 제1 방향으로 동일하게 배치된 메모리 블록들에 연결된 제1 센스앰프들의 리드 섹션 데이터라인 쌍들에 나타나는 데이터를 감지하여 상기 제1 레벨보다 높은 제2 레벨로 증폭하기 위해 하나의 리드 섹션 데이터라인 쌍마다 하나씩 배치된 제2 센스앰프들을 구비하여 데이터 입출력 경로를 구성한다. 그리하여, 본 발명은 데이터 입출력 경로를 구성하며 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 개선시킬 수 있다.
메모리, 비트라인, 센스앰프, 데이터 리드, 데이터 라이트, 챠지 쉐어링