公开(公告)号：KR101888274B1

公开(公告)日：2018-08-13

申请号：KR1020160178262

申请日：2016-12-23

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 칭궈쳉 ,  디아즈카를로스에이치 ,  콜린지쟝피에르

IPC分类号： H01L29/78

CPC分类号： H01L21/823821 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/823807 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0673 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/6681 ,  H01L29/775 ,  H01L29/78 ,  H01L29/7853 ,  H01L29/78696

摘要： 무엇보다도, 하나이상의반도체장치, 및이러한반도체장치를형성하기위한기술을여기에제공한다. 예를들어, 게르마늄나노와이어채널을포함하는 PMOS 트랜지스터와, 실리콘나노와이어채널을포함하는 NMOS 트랜지스터를형성하기위해하나이상의실리콘및 실리콘게르마늄스택을이용한다. 일례로, 제1 실리콘및 실리콘게르마늄스택이산화되어실리콘을산화실리콘으로변형해제거함으로써 PMOS 트랜지스터용게르마늄나노와이어채널을형성한다. 다른예로, 제2 실리콘및 실리콘게르마늄스택내의실리콘및 게르마늄층이제거되어 NMOS 트랜지스터용실리콘나노와이어채널을형성한다. 게르마늄나노와이어채널을갖는 PMOS 트랜지스터와실리콘나노와이어채널을갖는 NMOS 트랜지스터는싱글제조공정의부분으로서형성된다.

公开(公告)号：KR1020170100567A

公开(公告)日：2017-09-04

申请号：KR1020177019925

申请日：2015-12-02

申请人： 김상유

发明人： 김상유 ,  김구환

IPC分类号： H01L29/78 ,  H01L29/786 ,  H01L29/66 ,  H01L29/06

CPC分类号： H01L29/785 ,  H01L29/0653 ,  H01L29/6681 ,  H01L29/7853 ,  H01L29/7854 ,  H01L29/7856 ,  H01L29/786

摘要： 반도체장치는기판내에형성된격리영역을가지는반도체기판및 상기격리영역에서수직으로돌출되어측면의제 1 방향으로연장되는핀 형반도체구조를포함한다. 상기장치는또한핀 형반도체구조의채널영역을감싸는게이트유전체및 상기게이트유전체를감싸는게이트전극을포함한다. 상기채널영역은소스영역및 드레인영역사이에서상기제 1 방향으로위치하며경사를가지는측벽과기저부에서상기채널영역의꼭대기로연속적으로감소하는폭을가진다. 상기채널영역은약 3 nm 및약 4 nm 사이의최소폭과약 4 nm 및약 8 nm 사이의최대폭을가지는부피역전영역을포함하며, 상기부피역전영역은전체채널영역의높이의약 25% 보다큰 높이를추가로가진다.

摘要翻译： 该半导体器件包括具有形成在衬底中的隔离区的半导体衬底以及从隔离区垂直突出并沿侧表面的第一方向延伸的钉扎半导体结构。 该装置还包括围绕鳍形半导体结构的沟道区域的栅极电介质和围绕栅极电介质的栅极电极。 沟道区位于源极区和漏极区之间的第一方向上，并且具有从沟道区的基极部分到顶部连续减小的宽度以及具有倾斜度的侧壁。 沟道区具有最小宽度，并且包括具有大约4nm mityak 8纳米之间具有最大宽度的体积反转区域，体积反转区是大的高度比的沟道区域的高度医药25％约3nm mityak 4纳米之间 另外，

公开(公告)号：KR1020170086485A

公开(公告)日：2017-07-26

申请号：KR1020177012021

申请日：2015-11-16

申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼

发明人： 야마자키슌페이 ,  츠츠이가즈히로 ,  마츠다신페이

IPC分类号： H01L29/786 ,  H01L29/78 ,  H01L29/66 ,  H01L29/24 ,  H01L27/108 ,  H01L27/12 ,  H01L27/146

CPC分类号： H01L29/78696 ,  H01L27/10805 ,  H01L27/10814 ,  H01L27/1225 ,  H01L27/14634 ,  H01L29/24 ,  H01L29/66818 ,  H01L29/7853 ,  H01L29/7869

摘要： 본발명은온 상태전류가높은트랜지스터를제공한다. 상기트랜지스터는복수의핀, 제 1 산화물반도체, 게이트절연막, 및게이트전극을포함한다. 인접되는 2개의핀 중한쪽은제 2 산화물반도체및 제 3 산화물반도체를포함한다. 다른쪽은제 3 산화물반도체및 제 4 산화물반도체를포함한다. 제 2 산화물반도체및 제 4 산화물반도체는게이트전극을개재하여서로마주보는영역들을포함한다. 게이트전극과제 2 산화물반도체는게이트절연막및 제 1 산화물반도체를개재하여서로중첩된다. 게이트전극과제 4 산화물반도체는게이트절연막및 제 1 산화물반도체를개재하여서로중첩된다.

摘要翻译： 本发明提供具有高导通电流的晶体管。 晶体管包括多个鳍，第一氧化物半导体，栅极绝缘膜和栅电极。 并且两个相邻鳍中的一个包括第二氧化物半导体和第三氧化物半导体。 另一个包括第三氧化物半导体和第四氧化物半导体。 第二氧化物半导体和第四氧化物半导体包括经由栅电极彼此面对的区域。 栅电极任务2的氧化物半导体经由栅极绝缘膜和第一氧化物半导体彼此重叠。 栅电极任务4的氧化物半导体经由栅极绝缘膜和第一氧化物半导体彼此重叠。

公开(公告)号：KR1020170052793A

公开(公告)日：2017-05-15

申请号：KR1020150154451

申请日：2015-11-04

申请人： 에스케이하이닉스 주식회사

发明人： 박준택

IPC分类号： H01L29/78 ,  H01L29/423

CPC分类号： H01L29/42376 ,  H01L21/823431 ,  H01L29/0649 ,  H01L29/66795 ,  H01L29/7853

摘要： 본출원의반도체소자는, 베이스기판의표면으로부터돌출하고제1 불순물영역, 제1 불순물영역으로부터상호이격하여배치된제2 불순물영역및 제1 불순물영역과제2 불순물영역사이에배치된채널영역을포함하는핀 활성영역; 채널영역의하부로가로지르게베이스기판내에형성된트렌치; 트렌치를채우면서핀 활성영역의채널영역과중첩하게배치되어누설전류를방지하는블로킹막; 및블로킹막및 채널영역과중첩하여배치된게이트를포함한다.

摘要翻译： 本申请的半导体器件包括从基础衬底的表面突出的第一杂质区域，与第一杂质区域分开设置的第二杂质区域以及设置在第一杂质区域和第二杂质区域之间的沟道区域 引脚活动区域; 跨过沟道区域形成在基础衬底中的沟槽; 阻挡膜，设置在引脚有源区的沟道区上方，同时填充沟槽以防止泄漏电流; 以及设置在阻挡膜和沟道区域上的栅极。

公开(公告)号：KR1020170019193A

公开(公告)日：2017-02-21

申请号：KR1020150113280

申请日：2015-08-11

申请人： 삼성전자주식회사

发明人： 유정균 ,  김기일 ,  박기관 ,  성석현 ,  엄명윤

IPC分类号： H01L29/78

CPC分类号： H01L27/0886 ,  H01L21/823412 ,  H01L21/823431 ,  H01L27/0207 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/7851 ,  H01L29/7853 ,  H01L29/7854

摘要： 핀과같은형상의전계효과트랜지스터(FINFET)의채널형상조절을통한폭 효과(width effect)를증가시킴으로써, 성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는, 서로마주보는제1 측벽및 제2 측벽을포함하는제1 핀형패턴, 상기제1 핀형패턴을가로지르도록형성되는게이트전극, 상기제1 핀형패턴을정의하는제1 트렌치, 및상기제1 핀형패턴의일부를둘러싸는필드절연막을포함하고, 상기제1 핀형패턴은상기필드절연막에둘러싸인하부와, 상기게이트전극에둘러싸인상부와, 상기제1 핀형패턴의하부와상부를구분하는제1 경계선과, 상기제1 경계선과직교하고상기제1 핀형패턴의상부의최상부와만나는제1 핀중심선을포함하되, 상기제1 트렌치의하면을기준으로, 제1 높이에서측정한상기제1 측벽과상기제1 핀중심선사이의제1 거리는, 상기제1 높이보다낮은제2 높이에서측정한상기제1 측벽과상기제1 핀중심선사이의제2 거리보다크다.

摘要翻译： 半导体器件包括：衬底，包括第一沟槽，由第一沟槽限定的衬底上的第一鳍图案，衬底上的栅电极和衬底上的场绝缘层。 第一鳍状图案包括下部的上部。 第一翅片图案包括彼此相对的第一侧壁和第二侧壁。 第一侧壁沿着第一鳍片图案的下部是凹形的。 第二侧壁沿着第一翅片图案的下部倾斜。 场绝缘层围绕第一鳍片图案的下部。 栅极电极围绕第一鳍片图案的上部。

公开(公告)号：KR101669375B1

公开(公告)日：2016-10-25

申请号：KR1020157005060

申请日：2013-06-20

申请人： 인텔 코포레이션

发明人： 필라리세티,라비 ,  성,승훈 ,  고엘,니티 ,  카발리에로스,잭티. ,  다스굽타,산사프탁 ,  르,반에이치. ,  라츠마디,윌리 ,  라도사블제비크,마르코 ,  듀이,길버트 ,  텐,한우이 ,  무커지,닐로이 ,  맷츠,매튜브이. ,  차우,로버트에스.

IPC分类号： H01L21/8238 ,  H01L27/092 ,  H01L21/8258 ,  H01L29/78

CPC分类号： H01L21/845 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02639 ,  H01L21/823807 ,  H01L21/8258 ,  H01L27/092 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/6653 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785 ,  H01L29/7853 ,  H01L29/78696

摘要： 반도체디바이스층의에피택셜성장이트랜치의구속들내에서진행되는트랜치-구속선택적에피택셜성장공정. 실시예들에서, 트랜치는트랜치의하부에배치되는오염되지않은, 평면반도체시딩표면을포함하도록제조된다. 시딩표면주위의반도체영역들은반도체시딩층을둘러싸고트랜치를형성하기위해분리유전체가위에배치되어시딩표면에대해리세싱될수 있다. 트랜치를형성하는실시예들에서, 희생하드마스크핀은유전체로덮일수 있으며, 이어서이를평탄화하여하드마스크핀을노출시키고, 이어서, 이를제거하여시딩표면을노출시킨다. 반도체디바이스층은선택적헤테로에피택시를통해시딩표면으로부터형성된다. 실시예들에서, 비-평면디바이스들은분리유전체의상부표면을리세싱함으로써반도체디바이스층으로부터형성된다. 실시예들에서, 비-평면디바이스들인, 높은캐리어이동도를갖는 CMOS 디바이스들이반도체디바이스층으로부터제조될수 있다.

摘要翻译： 沟槽约束选择性外延生长工艺，其中半导体器件层的外延生长在沟槽的限制内进行。 在实施例中，沟槽被制造为包括设置在沟槽底部的未污染的平面半导体籽晶表面。 接种表面周围的半导体区域可以在接种表面上凹陷以围绕半导体籽晶层，并且可以将离散电介质设置在接种表面上方以形成沟槽。 在形成沟槽的实施例中，牺牲硬掩模引脚可以被电介质覆盖，然后该电介质被平坦化以暴露硬掩模引脚，然后被移除以暴露种晶表面。 通过选择性异质外延从种子表面形成半导体器件层。 在实施例中，非平面器件通过使隔离电介质的上表面凹陷而由半导体器件层形成。 在实施例中，可以从半导体器件层制造非平面器件，具有高载流子迁移率的CMOS器件。

公开(公告)号：KR1020160114907A

公开(公告)日：2016-10-06

申请号：KR1020150041377

申请日：2015-03-25

申请人： 에스케이하이닉스 주식회사

发明人： 곽상현

IPC分类号： H01L27/06 ,  H01L29/423

CPC分类号： H01L27/11573 ,  H01L27/0886 ,  H01L27/11582 ,  H01L29/1037 ,  H01L29/42376 ,  H01L29/7853

摘要： 본발명의실시예에따른반도체장치는활성영역이정의된고전압트랜지스터영역을포함하는기판; 상기활성영역내에이격되어배치된절연기둥들; 상기절연기둥들에양단이중첩되도록상기기판상에배치된게이트전극; 및상기절연기둥들에중첩되도록상기게이트전극내부에매립된식각정지패턴들을포함한다.

公开(公告)号：KR101639483B1

公开(公告)日：2016-07-13

申请号：KR1020140150180

申请日：2014-10-31

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 첸옌유 ,  첸헝야오 ,  시치위안 ,  예링옌 ,  완클레멘트싱젠

IPC分类号： H01L29/78

CPC分类号： H01L29/66795 ,  H01L21/0228 ,  H01L21/32105 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0649 ,  H01L29/1054 ,  H01L29/7853

摘要： 본개시는핀 전계효과트랜지스터(FinFET)에관한것이다. 예시적인 FinFET은주면을포함하는기판; 상기주면으로부터돌출한핀 구조물로서, 제1 격자상수를갖는제1 반도체재료를포함하는상부부분 - 상기상부부분은제1 폭을갖는제1 실질적으로수직인부분및 상기제1 실질적으로수직인부분위에상기제1 폭보다작은제2 폭을갖는제2 실질적으로수직인부분을포함함 - 과, 상기제1 격자상수보다작은제2 격자상수를갖는제2 반도체재료를포함하는하부부분 - 상기하부부분의상부표면은상기제1 폭보다작은제3 폭을가짐 - 을포함하는, 상기핀 구조물; 및상기제2 실질적으로수직인부분을덮는게이트구조물을포함한다.

摘要翻译： 本发明涉及鳍状场效应晶体管（FinFET）。 示例性FinFET包括包含主表面的衬底; 从所述主表面突出的鳍结构，包括包括具有第一晶格常数的第一半导体材料的上部，其中所述上部包括具有第一宽度的第一基本垂直部分和具有小于所述第一宽度的第二宽度的第二基本垂直部分 第一宽度在第一基本竖直部分上; 以及下部，包括具有小于所述第一晶格常数的第二晶格常数的第二半导体材料，其中所述下部的顶表面具有小于所述第一宽度的第三宽度; 以及覆盖所述第二基本垂直部分的栅极结构。

公开(公告)号：KR1020160001588A

公开(公告)日：2016-01-06

申请号：KR1020140186815

申请日：2014-12-23

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 위치하오 ,  위사오밍

IPC分类号： H01L29/78

CPC分类号： H01L27/0886 ,  H01L27/0924 ,  H01L27/10879 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/42356 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/7853 ,  H01L29/7812 ,  H01L29/7813

摘要： 핀형전계효과트랜지스터(FinFET) 디바이스를제조하는방법은기판위에제1 핀구조물을형성하는단계, 제1 핀구조물들위에유전체층을형성하는단계, 유전체층내에수직한프로파일을갖는트렌치를형성하는단계, 트렌치의측벽들과바닥위에제1 반도체물질층을컨포멀하게퇴적하는단계, 남아있는트렌치안을채우도록제1 반도체물질층위에제2 반도체물질층을퇴적하는단계, 제1 반도체물질층을횡측으로노출시키도록유전체층을리세싱하는단계, 및제2 반도체물질층이드러나보이도록노출된제1 반도체물질층을에칭하는단계를포함한다.

摘要翻译： 一种制造鳍式场效应晶体管（FinFET）器件的方法包括以下步骤：在衬底上形成第一鳍结构; 在所述第一鳍结构上形成介电层; 在介电层中形成具有垂直轮廓的沟槽; 在沟槽的侧壁和底部上顺应地沉积第一半导体材料层; 在第一半导体材料层上沉积第二半导体材料层以填充剩余的沟槽; 使介电层凹陷以横向暴露第一半导体材料层; 并且蚀刻暴露的第一半导体材料层以露出第二半导体材料层。

公开(公告)号：KR1020150119814A

公开(公告)日：2015-10-26

申请号：KR1020150053099

申请日：2015-04-15

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 칭쿠오-쳉 ,  풍카-힝 ,  창치-셍 ,  우지키앙

IPC分类号： H01L29/78

CPC分类号： H01L27/0924 ,  H01L21/02236 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02532 ,  H01L21/30604 ,  H01L21/311 ,  H01L21/31144 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823842 ,  H01L27/0922 ,  H01L29/0673 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/167 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66803 ,  H01L29/6681 ,  H01L29/66818 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7853

摘要： 본개시는핀형전계효과트랜지스터(FinFET)를제조하는방법을제공한다. 이방법은기판위에제1 핀구조체를형성하는단계, n타입 FET 영역의제1 게이트영역에서제1 핀구조체를노출하기위해기판위에패턴화된산화하드마스크(oxidation-hard-mask, OHM)를형성하는단계, 제1 게이트영역의제1 핀구조체의중간부위에반도체산화물피처를형성하는단계, PFET 영역에제2 핀구조체를형성하는단계, 더미게이트들을형성하는단계, 소스/드레인(S/D) 피처들을형성하는단계, 더미게이트들을 NFET 영역의제1 하이-k/금속게이트(HK/MG) 및 PFET 영역의제2 HK/MG로대체하는단계를포함한다.

摘要翻译： 本公开提供了一种制造鳍状场效应晶体管（FinFET）的方法。 该方法包括以下步骤：在衬底上形成第一鳍结构; 在衬底上形成图案化的氧化 - 硬掩模（OHM），以暴露n型FET区域的第一栅极区域中的第一鳍结构; 在所述第一栅极区域中的所述第一鳍结构的中间部分中形成半导体氧化物特征; 在PFET区域中形成第二鳍结构; 形成虚拟门; 形成源/漏（S / D）特征; 并且通过NFET区域中的第一高k /金属栅极（HK / MG）和PFET区域中的第二HK / MG替换伪栅极。