公开(公告)号：KR1020080098509A

公开(公告)日：2008-11-10

申请号：KR1020087021165

申请日：2007-01-31

申请人： 고쿠리츠다이가쿠호진 호쿠리쿠 센단 가가쿠 기쥬츠 다이가쿠인 다이가쿠

发明人： 히비노야스시 ,  시라세마사아키

IPC分类号： H03K19/20

CPC分类号： H03K19/0002

摘要： [PROBLEMS] To provide a three-valued logic function circuit that can significantly reduce the number of types of basic circuits required for realizing a two-variable three-valued logic function circuit, which is 33^2 = 19683 types, also can significantly reduce the asymmetry of switching time, and further can improve both the operational speed of the logic function circuit and the waveform symmetry. [MEANS FOR SOLVING PROBLEMS] In a three-valued logic function circuit, one-variable three-valued logic function circuits (C1,D1,C3,D3) are used to able or disable three transfer gates (T1,T2,T3) in accordance with a first input (a) exhibiting one of three logic values (-1,0,1), thereby selecting the output of one of three one-variable three-valued logic function circuits (B1,B2,B3) connected to a second input (b). The transfer gate (T2) is configured by connecting a switch pair, which comprises a serial combination of two n-type MOS transistors, in parallel to a switch pair comprising a serial combination of two p-type MOS transistors.

摘要翻译： [问题]为了提供三值逻辑功能电路，可以显着减少实现两变量三值逻辑功能电路所需的基本电路的数量，这是33 ^ 2 = 19683类型，也可以显着减少 切换时间的不对称性，进一步提高了逻辑功能电路的运行速度和波形对称性。 [解决问题的手段]在三值逻辑函数电路中，使用单变量三值逻辑函数电路（C1，D1，C3，D3）来使能或禁用三个传输门（T1，T2，T3）在 根据显示三个逻辑值（-1,0,1）中的一个的第一输入（a），从而选择连接到一个逻辑值（-1,0,1）的三个一变量三值逻辑函数电路（B1，B2，B3）中的一个的输出 第二个输入（b）。 传输门（T2）通过将包括两个n型MOS晶体管的串联组合的开关对并联连接到包括两个p型MOS晶体管的串联组合的开关对来配置。

公开(公告)号：KR20180033960A

公开(公告)日：2018-04-04

申请号：KR20160123836

申请日：2016-09-27

IPC分类号： H03K5/26 ,  G06F1/04

CPC分类号： H03K3/66 ,  H03K5/19 ,  H03K19/0002

摘要： 클럭스위치장치는제어회로및 삼상태버퍼(tri-state buffer)를포함한다. 제어회로는클럭신호를수신하고, 클럭신호의주파수가변동하는경우출력인에이블신호를비활성화시키고, 클럭신호의주파수가일정하게유지되는경우출력인에이블신호를활성화시킨다. 삼상태버퍼는클럭신호를수신하고, 출력인에이블신호가비활성화되는경우출력단자를하이임피던스(high impedance) 상태로유지하고, 출력인에이블신호가활성화되는경우클럭신호를버퍼링하여출력단자를통해출력클럭신호로서출력한다.

摘要翻译： 时钟切换装置包括控制电路和三态缓冲器。 当时钟信号的频率变化时，控制电路去激活输出使能信号，并且当时钟信号的频率保持不变时激活输出使能信号。 当输出使能信号被去激活时，三态缓冲器保持输出电极处于高阻抗状态，并缓冲时钟信号，并在输出使能信号被激活时通过输出电极输出缓冲时钟信号作为输出时钟信号。

公开(公告)号：KR20090034478A

公开(公告)日：2009-04-08

申请号：KR20070099697

申请日：2007-10-04

申请人： NAT UNIV CHUNGBUK IND ACAD

发明人： CHOI JUNG BUM ,  SHIN SEUNG JUN

IPC分类号： H03K19/20

CPC分类号： H03K19/0002 ,  H03K19/20

摘要： A multiple-valued single electron logic circuit is provided to improve integration of the device by connecting two single electron transistors to one field effect transistor in parallel or series. A first single electron transistor(SET1) and a second single electron transistor(SET2) have each lateral gates(Gate1, Gate2) and an input voltage terminal(Vin1, Vin2). A constant current source(VD1, VD2) applies the constant current. The constant current source is connected to the drain of the field effect transistor. The constant-current source is connected to the drain of the first and second single electron transistors and the gate of the field effect transistor.

摘要翻译： 提供多值单电子逻辑电路，以通过将两个单电子晶体管并联或串联连接到一个场效应晶体管来改善器件的集成。 第一单电子晶体管（SET1）和第二单电子晶体管（SET2）具有每个横向栅极（Gate1，Gate2）和输入电压端子（Vin1，Vin2）。 恒流源（VD1，VD2）应用恒流。 恒流源连接到场效应晶体管的漏极。 恒流源连接到第一和第二单电子晶体管的漏极和场效应晶体管的栅极。

公开(公告)号：KR1020080092086A

公开(公告)日：2008-10-15

申请号：KR1020070035488

申请日：2007-04-11

申请人： 에스케이하이닉스 주식회사

发明人： 이준우 ,  김경훈

IPC分类号： G11C7/10

CPC分类号： H03K19/0002

摘要： A semiconductor integrated circuit and a method for controlling the same are provided to shorten calibration time by blocking a path of an ODT(On Die Termination) reset signal in order to enable an ODT control signal continuously until an ODT calibration end signal is enabled. An ODT(On Die Termination) signal generation part generates an ODT control signal in response to an ODT command signal, an ODT reset signal and an ODT calibration end signal. An ODT resistance control part performs on-die termination in response to the ODT control signal. The ODT signal generation part includes a first signal control part(110) and a second signal control part(120). The first signal control part performs switching operation in response to the ODT calibration end signal. The second signal control part is connected to the first signal control part in series, and performs reset operation of the ODT control signal in response to the ODT reset signal. The first signal control part blocks or connects a signal path of the second signal control part.

摘要翻译： 提供了一种半导体集成电路及其控制方法，通过阻止ODT（On Die Termination）复位信号的路径来缩短校准时间，以便连续地启用ODT控制信号，直到启用ODT校准结束信号。 ODT（On Die Termination）信号产生部分响应于ODT命令信号，ODT复位信号和ODT校准结束信号产生ODT控制信号。 ODT电阻控制部分响应于ODT控制信号执行片上终止。 ODT信号产生部分包括第一信号控制部分（110）和第二信号控制部分（120）。 第一信号控制部分响应于ODT校准结束信号执行切换操作。 第二信号控制部分串联连接到第一信号控制部分，并且响应于ODT复位信号执行ODT控制信号的复位操作。 第一信号控制部分阻止或连接第二信号控制部分的信号路径。

公开(公告)号：KR1020160067104A

公开(公告)日：2016-06-13

申请号：KR1020167008459

申请日：2014-10-07

申请人： 마이크로칩 테크놀로지 인코포레이티드

发明人： 고시,아티쉬

IPC分类号： G06F13/40 ,  H03K19/00 ,  G06F13/38

CPC分类号： H03K19/0002 ,  G06F13/4068 ,  G06F13/382

摘要： 데이터출력드라이버, 데이터입력드라이버, 제어가능한풀-업저항기, 제어가능한풀-다운저항기를갖는적어도하나의제어가능한입/출력포트를구비한집적회로디바이스의구성을제어하기위한방법으로서, 상기데이터출력드라이버, 상기데이터입력드라이버, 상기제어가능한풀-업저항기, 상기제어가능한풀-다운저항기의각각은상기집적회로디바이스의외부핀과연결되고, 상기방법은: 상기풀-업저항기만을인에이블하고, 상기데이터입력드라이버를통한관련입력을제 1 비트로서판독하는단계; 상기풀-다운저항기만을인에이블하고, 상기데이터입력드라이버를통한관련입력을제 2 비트로서판독하는단계; 제 1 포트를 3-상태화하고, 상기데이터입력드라이버를통한관련입력을또 하나의비트로서판독하는단계; 상기판독된비트들로부터하나의값을인코딩하는단계; 및상기인코딩된값으로부터펌웨어동작을결정하는단계를가진다.

公开(公告)号：KR1020090129966A

公开(公告)日：2009-12-17

申请号：KR1020090052486

申请日：2009-06-12

申请人： 산요덴키가부시키가이샤 ,  산요 세미컨덕터 컴퍼니 리미티드

发明人： 이또히데오

IPC分类号： H03K19/20 ,  H03K19/08

CPC分类号： H03K19/09425 ,  H03K19/0002

摘要： PURPOSE: A three-valued input circuit is provided to output the digital signal by using the switch element of pull-up and pull-down. CONSTITUTION: The three-valued input circuit outputs 3 kinds state of the input terminal into the combination of the state of the output terminal of 2. The switch element(20) for pull-up controls the connection of the input terminal and the first power source and connectionless. The switch element(22) for the full down controls the connection of the input terminal and the second power source and connectionless. The switch element for pull-up and the switch element for full down keep the state of the input terminal. The pull-up output circuit(28) outputs from the one-direction of the output terminal of 2. The full down output circuit(30) outputs from the other side of the output terminal of 2.

摘要翻译： 目的：提供三值输入电路，通过使用上拉和下拉的开关元件输出数字信号。 构成：三值输入电路将输入端子的3种状态输出为输出端子2的状态的组合。用于上拉的开关元件（20）控制输入端子和第一电源的连接 源和无连接。 用于完全下降的开关元件（22）控制输入端子和第二电源的连接并且无连接。 用于上拉的开关元件和满负载的开关元件保持输入端子的状态。 上拉输出电路（28）从输出端子的单向输出2.全降压输出电路（30）从输出端子的另一侧输出2。

公开(公告)号：KR100787326B1

公开(公告)日：2007-12-21

申请号：KR1020060103913

申请日：2006-10-25

申请人： 산요덴키가부시키가이샤

发明人： 다니모또다까시

IPC分类号： H03K17/08 ,  H03K19/00

CPC分类号： H03K19/0002 ,  H03K19/09425

摘要： 스위칭 소자의 관통 전류를 억제하여, 소비 전력을 저감시킨 3치 펄스 발생 회로를 실현한다. 3개의 논리 소자(14a, 14b, 14c)를 포함하는 논리 회로부(10)와, 3개의 논리 소자(14a, 14b, 14c) 각각의 출력에 의해 제어되는 3개의 스위칭 소자(22, 24, 26)를 포함하는 스위칭 제어부(20)를 구비하고，3개의 스위칭 소자(22, 24, 26)가 동시에 온 상태로 되지 않도록 제어함으로써 서로 다른 3개의 전압치 V
high , V
mid , V
low 를 절환하여 출력하는 3치 펄스 발생 회로(10)에 의해 상기 과제를 해결할 수 있다.
논리 소자, 피드백, CCD, 관통 전류

公开(公告)号：KR1020030060746A

公开(公告)日：2003-07-16

申请号：KR1020020053697

申请日：2002-09-06

申请人： 미쓰비시덴키 가부시키가이샤

发明人： 츠키카와야스히코

IPC分类号： H03K19/017

CPC分类号： H03K19/0002

摘要： 본 발명에 있어서, 이 3치 인버터는 제 1 전원 전위 VDD의 라인과 출력 노드 N2 사이에 직렬 접속되고, 그들의 게이트가 모두 제 1 신호 VA를 받는 제 1 및 제 2 P 채널 MOS 트랜지스터(1, 2)와, 제 2 전원 전위 VDD'의 라인과 출력 노드 N2 사이에 직렬 접속되고, 그들의 게이트가 모두 제 2 신호 VB를 받는 제 3 및 제 4 P 채널 MOS 트랜지스터(3, 4)와, 출력 노드 N2와 접지 전위 VSS의 라인 사이에 접속되고, 그 게이트가 제 3 신호 VC를 받는 N 채널 MOS 트랜지스터(5)를 포함하며, 제 1 및 제 3 P 채널 MOS 트랜지스터(1, 3)의 백게이트는 각각 제 1 전원 전위 VDD 및 제 2 전원 전위 VDD'를 받아, 제 2 및 제 4 P 채널 MOS 트랜지스터(2, 4)의 백게이트는 모두 출력 노드 N2에 접속되므로, 파워업 시 등에도 래치업(latch-up)이 발생하는 일이 없다.

公开(公告)号：KR1020160069323A

公开(公告)日：2016-06-16

申请号：KR1020140175135

申请日：2014-12-08

申请人： 삼성전자주식회사

发明人： 김민수 ,  김종우 ,  김지겸

IPC分类号： H03K3/356 ,  H03K3/3562

CPC分类号： H03K3/012 ,  H03K3/0372 ,  H03K3/35625 ,  H03K19/0002 ,  H03K3/356 ,  H03K3/356008 ,  H03K3/3562

摘要： 각각이클락신호를수신하는하나의클락신호입력노드를공유하는양의에지에서트리거되는마스터-슬레이브플립-플롭회로들을포함하는집적회로에서, 상기양의에지에서트리거되는마스터-슬레이브플립-플롭회로들중에서어느하나는제1시점에서로우레벨로부터하이레벨로천이하는상기클락신호를지연시켜상기제1시점보다늦은제2시점에서상기하이레벨로부터상기로우레벨로천이하는반전클락신호를생성하는제1반전회로와, 제1PMOS 트랜지스터와제1NMOS 트랜지스터를포함하는전송게이트와, 제2PMOS 트랜지스터와제2NMOS 트랜지스터를포함하고, 입력신호를수신하는입력단자를포함하는입력스테이지와, 상기입력스테이지의출력단자와상기전송게이트의입력단자사이에접속된제2반전회로를포함하고, 상기클락신호는상기전송게이트의상기제1NMOS 트랜지스터의게이트와상기입력스테이지의상기제2PMOS 트랜지스터로공급되고, 상기반전클락신호는상기전송게이트의상기제1PMOS 트랜지스터의게이트로공급되고상기입력스테이지의상기제2NMOS 트랜지스터로공급된다.

摘要翻译： 本发明的目的是提供低功率，小面积，高速和正边沿触发的主 - 从触发器电路和包括它们的装置。 集成电路包括共享时钟信号的多个正沿触发主从触发器电路。 正边缘触发主从触发器电路中的至少一个包括：第一反相电路，其通过延迟生成在第二时间点之后的第二时间点从高电平转换到低电平的反相时钟信号 时钟信号在第一时间点通过将时钟信号从低电平延迟到高电平在第一时间点从低电平转移到高电平; 传输门，其包括第一PMOS晶体管和第一NMOS晶体管; 输入级，其包括第二PMOS晶体管，第二NMOS晶体管和接收输入信号的输入端; 以及连接在输入级的输出端和传输门的输入端之间的第二反相电路。 时钟信号被提供给传输栅极的第一NMOS晶体管和输入级的第二PMOS晶体管的栅极，并且反相时钟信号被提供给传输栅极的第一PMOS晶体管的栅极和第二NMOS 晶体管的输入级。

公开(公告)号：KR100971644B1

公开(公告)日：2010-07-26

申请号：KR1020087021165

申请日：2007-01-31

申请人： 고쿠리츠다이가쿠호진 호쿠리쿠 센단 가가쿠 기쥬츠 다이가쿠인 다이가쿠

发明人： 히비노야스시 ,  시라세마사아키

IPC分类号： H03K19/20

CPC分类号： H03K19/0002

摘要： (과제)
3
3^2 =19683 종류가 존재하는 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류를 현저하게 삭감함과 함께, 스위칭 시간의 비대칭성도 현저하게 작게 할 수 있고, 또한 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있는 3치 논리 함수 회로를 제공한다.
(해결 수단)
3치 논리 함수 회로는, 제 1 입력 a 를 구성하는 3 개의 논리값 -1, 0, 1 에 따라 1변수 3치 논리 함수 회로 (C1, D1, C3, D3) 에 의해 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 도통 또는 차단하고, 제 2 입력 b 에 접속되는 3 개의 1변수 3치 논리 함수 회로 (B1, B2, B3) 의 출력을 선택한다. 트랜스퍼 게이트 (T2) 는, 2 개의 n 형 MOS 트랜지스터를 직렬로 접속한 스위치쌍과, 2 개의 p 형 MOS 트랜지스터를 직렬로 접속한 스위치쌍을 병렬로 접속하여 구성된다.
2변수 3치 논리 함수 회로, MOS 트랜지스터, 스랜스퍼 게이트, 논리 연산