公开(公告)号：KR101848352B1

公开(公告)日：2018-04-12

申请号：KR1020147021445

申请日：2012-02-28

申请人： 신니혼무센 가부시키가이샤

发明人： 마츠모토,히데아키 ,  야마시타,준 ,  에사시카,켄지 ,  스기노,타카오

IPC分类号： H01L27/04 ,  H01L27/06 ,  H01L21/822 ,  H01L21/8232

CPC分类号： H01L27/0248 ,  H01L27/0262 ,  H01L27/0623

摘要： 본발명은크기확대를억제하고추가공정을필요로하지않으며반도체장치의성능저하를초래하지않고형성할수 있는 ESD 보호소자를구비한반도체장치를제공하는것이며, 이장치는반도체기판(1)과, 그위에형성된상기기판과다른도전형의영역(2)으로형성되는 PN 접합을포함하는회로소자(10)와, 그보호소자(11)를포함하고, 상기보호소자(11)는상기영역(2), 이영역과동일한도전형의다른영역(6) 및반도체기판(1)으로형성되는트랜지스터이며, 그에미터와반도체기판(1)이접속되어있다.

摘要翻译： 本发明抑制了尺寸向上，并且不需要额外的步骤是提供一种半导体器件的字符可以ESD其无需使所述半导体器件的降解形成的住所，并击中滑移半导体衬底1，并在其上 一种电路元件（10），包括形成在与形成的衬底不同的导电性的区域（2）中的PN结和保护元件（11），所述保护元件（11） 并且是由半导体衬底1和与半导体衬底1具有相同导电类型的另一区域6形成的晶体管，并且半导体衬底1连接到发射极。

公开(公告)号：KR101110538B1

公开(公告)日：2012-01-31

申请号：KR1020090016801

申请日：2009-02-27

申请人： 가부시끼가이샤 도시바

发明人： 고미까와겐지 ,  노구찌미쯔히로

IPC分类号： H01L27/115 ,  H01L27/088 ,  H01L21/8247 ,  H01L21/8232

CPC分类号： H01L29/7838 ,  H01L27/11526 ,  H01L27/11534

摘要： 주변 회로는 적어도 제1 트랜지스터를 포함하고 있다. 제1 트랜지스터는, 반도체층의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극을 포함한다. 게이트 전극의 바로 아래 근방의 반도체층의 표면에는, 제1 불순물 농도를 갖는 제1 도전형의 채널 영역이 형성된다.
제1 도전형의 소스-드레인 확산 영역은, 게이트 전극을 사이에 배치하도록 반도체층의 표면에 형성되고, 제1 불순물 농도보다도 큰 제2 불순물 농도를 갖는다. 제1 도전형의 중첩 영역은, 채널 영역과 소스-드레인 확산 영역이 중첩하는 게이트 전극 바로 아래의 반도체층의 표면에 형성된다. 중첩 영역은, 제2 불순물 농도보다도 큰 제3 불순물 농도를 갖는다.
소스-드레인 확산 영역, 주변 회로, 게이트전극, 제1 도전형, 제2 도전형, 중첩 영역

公开(公告)号：KR100751744B1

公开(公告)日：2007-08-24

申请号：KR1020017012473

申请日：2000-03-30

申请人： 램 리써치 코포레이션

发明人： 케일,더글라스,엘.

IPC分类号： H01L27/108 ,  H01L21/02 ,  H01L21/8232

摘要： 본 발명은 메모리 셀 커패시터 판을 형성하는 개선된 방법을 개시하고 있다. 메모리 셀 커패시터 판을 형성하는 방법은 희생층을 증착하는 단계와, 희생층에 개구부를 형성하는 단계와, 희생층의 상면에, 산소에 노출된 직후 전도성을 거의 유지하는 실질적인 전도체를 포함하는 전극재료층을 증착하고 적어도 부분적으로 개구부를 채우는 단계와, 적어도 희생층 상면의 높이까지 전극재료층 부분을 제거하여 메모리 셀 커패시터 판의 상면을 형성하는 단계와, 희생층을 제거하는 단계로 구성되어 있다.

公开(公告)号：KR100745917B1

公开(公告)日：2007-08-02

申请号：KR20060006969

申请日：2006-01-23

IPC分类号： H01L21/8232

CPC分类号： H01L27/10885 ,  H01L27/10876 ,  H01L27/1203

摘要： 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디자인 룰의 감소에 따른 채널 길이의 감소에도 펀치스루(Punchthrough), 전계(e-field) 및 바디 효과(body effect)를 효과적으로 개선하기 위하여 게이트 하부에 절연막을 매립하여 SOI(Silicon-on-insulator) 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 단 채널 효과(Short channel effect)와 접합 누설전류(Junction leakage current)를 감소시켜 소자의 성능을 개선할 수 있는 기술이다.

摘要翻译： 本发明涉及一种制造半导体器件的方法，并且更具体地涉及一种制造具有栅极下部和上部的半导体器件的方法，以便有效地改善击穿，电场和体效应， 通过设计半导体器件来减少沟道效应和结漏电流，从而通过在SOI中嵌入绝缘膜来形成SOI（绝缘体上硅）沟道区 这是一种可以成为的技术。

公开(公告)号：KR100695301B1

公开(公告)日：2007-03-14

申请号：KR1020000039998

申请日：2000-07-12

申请人： 삼성전자주식회사

发明人： 최용우 ,  노남석 ,  최재호

IPC分类号： H01L21/8232

摘要： 절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하고, 게이트 절연막을 형성한다. 다음, 비정질규소층, 도핑된 비정질규소층, MoW막 및 Al-Nd막을 차례로 증착하고 슬릿 패턴 또는 반투과막을 포함하는 마스크를 이용하여 이중막으로 이루어진 데이터선, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선과 그 하부의 저항성 접촉층 및 반도체층을 형성한다. 다음, 드레인 전극, 게이트 패드 및 데이터 패드를 드러내는 접촉 구멍을 갖는 보호막을 형성한 후 열처리를 실시한다. 다음, IZO로 이루어진 화소 전극, 보조 게이트 패드 및 보조 데이터 패드를 형성한다. 이와 같이 본 발명에서는 데이터 배선과 저항성 접촉층 및 반도체층을 한 번의 사진 공정으로 형성하며 이때 MoW막과 Al-Nd막을 한 번의 습식 식각으로 식각할 수 있으므로 공정을 단순화할 수 있고, 데이터 배선을 MoW막과 Al-Nd막의 이중막으로 형성하고 보호막을 형성한 후 실시하는 열처리를 통해 그 위에 형성되는 IZO막과의 접촉 저항을 줄일 수 있다.
MoW, Al-Nd, 열처리, 슬릿 패턴, 반투과막, IZO, 접촉 저항

摘要翻译： 包括栅极线，栅极电极和栅极焊盘的栅极布线形成在绝缘基板上，并且形成栅极绝缘膜。 接着，非晶硅层，掺杂非晶硅层，世界记忆膜和铝 - 钕依次沉积膜狭缝图案或利用掩模包括一个膜，源电极，漏电极和数据焊盘由半透射双层的数据线 并形成数据线下的电阻接触层和半导体层。 接下来，形成具有用于暴露漏电极，栅极焊盘和数据焊盘的接触孔的保护膜，然后进行热处理。 接着，形成由IZO制成的像素电极，辅助栅极焊盘和辅助数据焊盘。 因此，本发明形成了数据线和所述欧姆接触层和在一个单一的光刻工序中的半导体层，而这一次，能够简化世界记忆膜和Al-Nd膜可以在单一湿蚀刻工艺进行蚀刻，所以这个过程中，割数据线 膜和Al-Nd膜，并且在形成保护膜之后，通过热处理可以降低与其上形成的IZO膜的接触电阻。

公开(公告)号：KR100647394B1

公开(公告)日：2006-11-17

申请号：KR1020000046435

申请日：2000-08-10

申请人： 에스케이하이닉스 주식회사

发明人： 홍성권

IPC分类号： H01L21/8232

摘要： 본 발명은 반도체소자의 모스펫 형성방법에 관한 것으로,
반도체기판에 엔형 실리콘 에피택셜층으로 소오스 접합영역을 형성하는 공정과, 상기 엔형 실리콘 에피택셜층 상부에 피형 실리콘 에피택셜층을 적층하는 공정과, 상기 피형 실리콘 에피택셜층을 패터닝하여 채널 층을 형성하되, 상기 엔형 실리콘 에피택셜층 상부로 일정두께 남기고 실시하는 공정과, 전체표면상부에 게이트산화막과, 게이트전극용 도전체를 증착하고 패터닝하여 상기 채널 측면으로 게이트전극을 형성하는 공정과, 상기 게이트전극을 노출시키는 제1층간절연막을 형성하는 공정과, 상기 채널층 상부에 접속되는 엔형 폴리실리콘으로 드레인 접합영역을 형성하는 공정과, 전체표면상부에 제2층간절연막을 적층하고 평탄화시키는 공정과, 상기 드레인 접합영역, 소오스 접합영역 및 게이트전극에 각각 접속되는 드레인 콘택플러그, 소오스 콘택플러그 및 게이트 콘택플러그를 형성하는 공정으로 트랜지스터를 형성하여 바디 바이어스를 인가할 수 있도록 바디 콘택,즉 벌크 콘택을 형성할 수 있도록 함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

公开(公告)号：KR100609557B1

公开(公告)日：2006-08-04

申请号：KR1020000036917

申请日：2000-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 이상희

IPC分类号： H01L21/8232

摘要： 본 발명은 NMOS 트랜지스터의 에스시이(Short Channel Effect : SCE) 방지와 핫 캐리어(Hot carrier) 발생 저하 및 PMOS 트랜지스터의 펀치 마진(Punch margin) 확보 등과 같은 주변 영역 트랜지스터의 최적화 그리고 셀 영역 트랜지스터의 리프레쉬(Refresh) 특성 증가를 위한 이온을 융합해서 이온 주입하므로 소자의 경제성 및 소자의 특성을 향상시키기 위한 트랜지스터의 제조 방법에 관한 것이다.
본 발명의 트랜지스터의 제조 방법은 NMOS 트랜지스터의 SCE 방지와 핫 캐리어 발생 저하 및 PMOS 트랜지스터의 펀치 마진 확보 등과 같은 주변 영역 트랜지스터의 최적화 그리고 셀 영역 트랜지스터의 리프레쉬 특성 증가를 위한 이온을 융합해서 이온 주입하므로, 공정 횟수를 종래보다 감소시키고, 전면의 제 2 페닐(Ph) 이온 주입 공정으로 셀 영역의 트랜지스터의 경우 종래보다 더 두꺼운 질화막에서 더 높은 에너지로 페닐 이온을 주입하기 때문에 전기장의 감소로 리프레쉬 특성을 향상시키고, 주변 영역의 PMOS 트랜지스터의 경우 페닐 이온의 농도를 증가시켜 펀치 마진을 증가시키는 등 소자 수율, 신뢰성 및 특성을 향상시키는 특징이 있다.

公开(公告)号：KR100587053B1

公开(公告)日：2006-06-07

申请号：KR1020000037128

申请日：2000-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 안태항

IPC分类号： H01L21/8232

摘要： 본 발명은 게이트 전극의 전도성 개선하면서, 모스 트랜지스터의 문턱 전압의 변이를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 아몰퍼스 상태의 실리콘 시드층을 형성하는 단계; 상기 실리콘 시드층 상부에 폴리실리콘:저머늄층을 증착하는 단계; 상기 폴리실리콘:저머늄층과 실리콘 시드층을 게이트 전극의 형태로 패터닝하는 단계; 상기 패터닝된 폴리실리콘:저머늄층 및 실리콘층 구조물 양측에 소오스, 드레인용 불순물을 주입하는 단계; 및 상기 반도체 기판 결과물을 열처리하는 단계를 포함하며, 상기 폴리실리콘:저머늄층을 증착하는 단계시, 결정질 상태로 증착하며, 증착과 인시튜로 불순물을 도핑하고, 상기 열처리하는 단계에 의하여, 상기 실리콘 시드층이 결정화되는 것을 특징으로 한다.

摘要翻译： 本发明公开了一种能够防止MOS晶体管的阈值电压的变化同时提高栅电极的导电性的半导体器件的制造方法。 所公开的发明涉及一种制造半导体器件的方法，包括：在半导体衬底上形成栅极绝缘膜; 在栅极绝缘层上形成非晶硅籽晶层; 在硅种子层上沉积多晶硅：锗层; 以栅电极的形式构图多晶硅：锗层和硅籽晶层; 在图案化的多晶硅：锗层和硅层结构的两侧上注入源极和漏极的杂质; 然后退火得到的半导体衬底，其中多晶硅：锗层在沉积多晶硅锗层期间以结晶态沉积，并且通过沉积和原位掺杂杂质， 晶种层结晶。

公开(公告)号：KR100578645B1

公开(公告)日：2006-05-11

申请号：KR1020000044329

申请日：2000-07-31

申请人： 매그나칩 반도체 유한회사

发明人： 김재희

IPC分类号： H01L21/8232

摘要： 본 발명은 두 번의 게이트산화 공정으로 인한 반도체기판의 손실을 방지하는데 적합한 듀얼 게이트전극을 갖는 반도체소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 희생절연막을 형성하는 제 1 단계; 상기 희생절연막상에 후속 저문턱전압소자가 형성될 상기 반도체기판의 일부분을 노출시키는 감광막을 형성하는 제 2 단계; 상기 감광막을 제거한 후 상기 노출된 반도체기판상에 상기 저문턱전압소자의 채널층으로서 에피택셜 실리콘층을 형성하는 제 3 단계; 상기 에피택셜 실리콘층을 포함한 전면에 게이트산화막을 형성하는 제 4 단계; 및 상기 게이트산화막상에 저문턱전압소자 및 고문턱전압소자의 게이트전극을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.

듀얼 게이트전극, 에피택셜실리콘, 희생산화막, RPCVD

摘要翻译： 本发明涉及一种制造具有双栅极电极的半导体器件的方法，所述双栅极电极适用于防止由于双栅极氧化工艺而导致的半导体衬底的损耗，所述方法包括：在半导体衬底上形成牺牲绝缘层; 在牺牲绝缘层上形成光致抗蚀剂层以暴露其上将形成随后的低阈值电压元件的半导体衬底的一部分; 第三步，去除光刻胶层并在暴露的半导体衬底上形成外延硅层作为低阈值电压器件的沟道层; 在包括外延硅层的整个表面上形成栅氧化膜的第四步骤; 第五步，在栅极氧化膜上形成低阈值电压器件和高阈值电压器件的栅极。

公开(公告)号：KR100521377B1

公开(公告)日：2005-10-12

申请号：KR1020030011111

申请日：2003-02-21

申请人： 삼성전자주식회사

发明人： 김성민 ,  박동건 ,  이창섭 ,  최정동 ,  이신애 ,  김성호

IPC分类号： H01L21/8232

摘要： 본 발명은 핀 전계효과 트랜지스터의 형성방법을 개시한다. 개시된 본 발명은, 소자분리막에 의해 활성영역이 정의되고 상기 활성영역상에 하드마스크가 형성되어 있는 실리콘 기판을 제공하는 단계; 상기 하드마스크를 선택적으로 제거하여 홀을 형성하는 단계; 상기 홀의 양측벽에 스페이서를 각각 형성하는 단계; 상기 스페이서를 마스크로 하는 식각으로 상기 기판을 일부 제거하여 적어도 2개의 핀을 형성하는 단계; 상기 핀을 피복하는 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 기존의 트랜지스터 공정을 그대로 이용하여 적어도 2개의 채널 핀을 가지는 핀 전계효과 트랜지스터를 형성할 수 있어서 채널 면적의 증가에 따른 소자의 빠른 동작을 구현할 수 있는 효과가 있다.