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公开(公告)号：TW298651B
公开(公告)日：1997-02-21
申请号：TW085107452
申请日：1996-06-21
Applicant: AT&T IPM公司
IPC: G11C
CPC classification number: H03K19/17704
Abstract: 一場可程式閘陣列(FRGA)，其有一可程式功能單元(PFU)，含有實現包含如第一與第二RAM細胞(102，108)在內的一群功能的查看表(LUT)，以及一指定來做RAM細胞間連結或解除連結的可程式切換裝置(114)。第一與第二RAM細胞分別連結到第一及第二讀/寫埠(104，110)。RAM細胞在被切換裝置解除連結時，動作就像單埠RAM細胞。然而，在被切換裝置連結時，數個RAM細胞共同資料來一起動作如一個雙埠RAM細胞。雙埠RAM細胞可被第一與第二讀/寫埠同時存取。
Abstract in simplified Chinese: 一场可进程闸数组(FRGA)，其有一可进程功能单元(PFU)，含有实现包含如第一与第二RAM细胞(102，108)在内的一群功能的查看表(LUT)，以及一指定来做RAM细胞间链接或解除链接的可进程切换设备(114)。第一与第二RAM细胞分别链接到第一及第二读/写端口(104，110)。RAM细胞在被切换设备解除链接时，动作就像单端口RAM细胞。然而，在被切换设备链接时，数个RAM细胞共同数据来一起动作如一个双端口RAM细胞。双端口RAM细胞可被第一与第二读/写端口同时存取。
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公开(公告)号：TW201347409A
公开(公告)日：2013-11-16
申请号：TW101147640
申请日：2012-12-14
Applicant: 美光科技公司 , MICRON TECHNOLOGY, INC.
Inventor： 諾耶思 哈洛德B , NOYES, HAROLD B , 布朗 大衛R , BROWN, DAVID R. , 葛蘭汀尼 保羅 , GLENDENNING, PAUL , 許俊娟 , XU, IRENE JUNJUAN
IPC: H03K19/173 , G06F17/50
CPC classification number: H03K19/17708 , G05B19/045 , G06F7/00 , G06F9/4498 , G06F17/5054 , H03K19/0175 , H03K19/17704 , H03K19/20 , H03K19/21 , Y02T10/82
Abstract: 本發明揭示方法及裝置，其中存在一種包含一有限狀態機晶格(30)之裝置。該晶格(30)可包含可經程式化以對一資料串流執行各種邏輯函式之一可程式化布林邏輯單元(58B)。該可程式化包含至該布林邏輯單元(58B)之一第一輸入之一反相、該布林邏輯單元(58B)之一最後輸出之一反相及一「及」閘或者一「或」閘作為該布林邏輯單元(58B)之一最終輸出之一選擇。該布林邏輯單元(58B)亦包含經組態以致使該布林邏輯單元(58B)僅在於該布林邏輯單元(58B)處接收到表示一資料串流之結束之一資料結束之後輸出的資料結束電路。
Abstract in simplified Chinese: 本发明揭示方法及设备，其中存在一种包含一有限状态机晶格(30)之设备。该晶格(30)可包含可经进程化以对一数据串流运行各种逻辑函数之一可进程化布尔逻辑单元(58B)。该可进程化包含至该布尔逻辑单元(58B)之一第一输入之一反相、该布尔逻辑单元(58B)之一最后输出之一反相及一“及”闸或者一“或”闸作为该布尔逻辑单元(58B)之一最终输出之一选择。该布尔逻辑单元(58B)亦包含经组态以致使该布尔逻辑单元(58B)仅在于该布尔逻辑单元(58B)处接收到表示一数据串流之结束之一数据结束之后输出的数据结束电路。
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公开(公告)号：TW376519B
公开(公告)日：1999-12-11
申请号：TW086118882
申请日：1997-12-10
Applicant: AIMFAST公司
IPC: G11C
CPC classification number: H03K19/17736 , H03K19/17704 , H03K19/1778 , H03K19/17796
Abstract: 一種可程式化系統，具有多個可程式化互接晶片（ＰＩＣｓ），由多個匯流排加以連接，其中每一個匯流均具有二個或二個以上的分叉，以連接ＰＩＣ。整體而言，一個有Ｎ個ＰＩＣ的系統，其可有Ｎ－１種不同種類的匯流排，其具有２至Ｎ個對應於Ｎ個ＰＩＣ的分叉。舉例而言，對於一個具有四個ＰＩＣ可程式化互接系統而言，其可有三種形式的匯流排連接至ＰＩＣ，即一個二分叉的匯流排，一個三分叉的匯流排和一個四分叉的匯流排。“匯流排”一詞意指一或多個連接ＰＩＣ的訊息路徑。對每一種型態的匯流排而言，其可有多種的配置方式。
Abstract in simplified Chinese: 一种可进程化系统，具有多个可进程化互接芯片（ＰＩＣｓ），由多个总线加以连接，其中每一个汇流均具有二个或二个以上的分叉，以连接ＰＩＣ。整体而言，一个有Ｎ个ＰＩＣ的系统，其可有Ｎ－１种不同种类的总线，其具有２至Ｎ个对应于Ｎ个ＰＩＣ的分叉。举例而言，对于一个具有四个ＰＩＣ可进程化互接系统而言，其可有三种形式的总线连接至ＰＩＣ，即一个二分叉的总线，一个三分叉的总线和一个四分叉的总线。“总线”一词意指一或多个连接ＰＩＣ的消息路径。对每一种型态的总线而言，其可有多种的配置方式。
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公开(公告)号：TW393605B
公开(公告)日：2000-06-11
申请号：TW083104685
申请日：1994-05-24
Applicant: 蓋費爾德公司
Inventor： 理查.D.福里曼
IPC: G06F
CPC classification number: H03K19/177 , G11C7/1006 , G11C11/406 , H03K19/17704
Abstract: 一欄位可程式化裝置，包括兩個分隔且電隔絕之共同積體電路 基體之相同區域的導體橫列與直行陣列，一陣列互接記憶體晶胞以形成一隨機存取記憶體(RAM)。另一陣列形成一全部或部分交叉交換綱路，此綱路係由儲存於記憶體晶胞內的資訊所控制，及/或連接至一操作電子電路，此電路係根據儲存於記憶體晶胞內的資訊予以組配及操作。此外，記憶體陣列可簡易地用以存取電路陣列中所期望之節點，以在操作期間內簡易地觀測內部訊號。由於現有之DRAM製造技術之高密度與低成本，一較佳的記憶體結構為動態隨機存取記憶體(DRAM)，即使記憶體晶胞之週期性讀史及更新為必需。數種電路及技術可被使用，其允許記憶體晶胞狀態在其更新循環期間的連續性主張而不致中斷。
Abstract in simplified Chinese: 一字段可进程化设备，包括两个分隔且电隔绝之共同集成电路 基体之相同区域的导体横列与直行数组，一数组互接内存晶胞以形成一随机存取内存(RAM)。另一数组形成一全部或部分交叉交换纲路，此纲路系由存储于内存晶胞内的信息所控制，及/或连接至一操作电子电路，此电路系根据存储于内存晶胞内的信息予以组配及操作。此外，内存数组可简易地用以存取电路数组中所期望之节点，以在操作期间内简易地观测内部信号。由于现有之DRAM制造技术之高密度与低成本，一较佳的内存结构为动态随机存取内存(DRAM)，即使内存晶胞之周期性读史及更新为必需。数种电路及技术可被使用，其允许内存晶胞状态在其更新循环期间的连续性主张而不致中断。
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公开(公告)号：TW357458B
公开(公告)日：1999-05-01
申请号：TW084101759
申请日：1995-02-25
Applicant: 皮爾肯頓德二有限公司
Inventor： 肯尼茲.奧斯汀
IPC: H01L
CPC classification number: G06F15/7867 , H03K19/17704
Abstract: 一可變換組態之半導體積體電路，特別應用如一可依特定應用重行變換組態之裝置。為了可迅速地於兩個或多個組態間切換，較佳為數個，本發明製成一可變換組態半導體積體電路，其中一區域（１）被以多個單元（２）製成，每一個至少具有一種功能及與至少一些其他該單元（２）互連接。此多個單元至少一些具有互連接（２５），其中為電性可選擇其傳導狀態，及至少此多個單元（２）之一些具預先接線之互連接（ＹＡ－ＹＤ）。每一個單元具有兩個或更多種可能組態，每一個組態被以此單元功能定義，及／或其依此單元組態資料與其他單元互連接，及亦包括構件（３６，３８，４０）以對至少兩單元組態（每一單元）儲存組態資料，及構件（３０，３２，３４，４２，４８），用以依此所選擇此單元組態資料致動其中一個此可能單元組態。
Abstract in simplified Chinese: 一可变换组态之半导体集成电路，特别应用如一可依特定应用重行变换组态之设备。为了可迅速地于两个或多个组态间切换，较佳为数个，本发明制成一可变换组态半导体集成电路，其中一区域（１）被以多个单元（２）制成，每一个至少具有一种功能及与至少一些其他该单元（２）互连接。此多个单元至少一些具有互连接（２５），其中为电性可选择其传导状态，及至少此多个单元（２）之一些具预先接线之互连接（ＹＡ－ＹＤ）。每一个单元具有两个或更多种可能组态，每一个组态被以此单元功能定义，及／或其依此单元组态数据与其他单元互连接，及亦包括构件（３６，３８，４０）以对至少两单元组态（每一单元）存储组态数据，及构件（３０，３２，３４，４２，４８），用以依此所选择此单元组态数据致动其中一个此可能单元组态。
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公开(公告)号：TW314653B
公开(公告)日：1997-09-01
申请号：TW085110177
申请日：1996-08-19
Applicant: 席凱公司
IPC: H01L
CPC classification number: H03K19/17736 , H03K19/17704
Abstract: 本發明提供－ＦＰＧＡ積體電路其具有一邏輯格之陣列及藉由可程式開關被交互連接之交互連接線，任一可程式開關係自一非揮發性記憶格所形成。根據位於該格內之可程式開關的設定該邏輯格被設計以提供邏輯或記憶功能。藉由區域、長及總體連線節段之一架構該陣列中之邏輯格係可交互連接的。藉由介於該連線節段之可程式開關的設定該交互連接可被實行。
Abstract in simplified Chinese: 本发明提供－ＦＰＧＡ集成电路其具有一逻辑格之数组及借由可进程开关被交互连接之交互连接线，任一可进程开关系自一非挥发性记忆格所形成。根据位于该格内之可进程开关的设置该逻辑格被设计以提供逻辑或记忆功能。借由区域、长及总体连接节段之一架构该数组中之逻辑格系可交互连接的。借由介于该连接节段之可进程开关的设置该交互连接可被实行。
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公开(公告)号：TWI489779B
公开(公告)日：2015-06-21
申请号：TW101147640
申请日：2012-12-14
Applicant: 美光科技公司 , MICRON TECHNOLOGY, INC.
Inventor： 諾耶思 哈洛德B , NOYES, HAROLD B , 布朗 大衛R , BROWN, DAVID R. , 葛蘭汀尼 保羅 , GLENDENNING, PAUL , 許俊娟 , XU, IRENE JUNJUAN
IPC: H03K19/173 , G06F17/50
CPC classification number: H03K19/17708 , G05B19/045 , G06F7/00 , G06F9/4498 , G06F17/5054 , H03K19/0175 , H03K19/17704 , H03K19/20 , H03K19/21 , Y02T10/82
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公开(公告)号：TWI286681B
公开(公告)日：2007-09-11
申请号：TW092124311
申请日：2003-09-03
Applicant: 艾特梅爾公司 ATMEL CORPORATION
Inventor： 薩洛.帕薩克 SAROJ PATHAK , 詹姆士.E.佩恩 JAMES E. PAYNE , 維特.V.古揚 VICTOR V. NGUYEN , 哈里.H.郭 HARRY H. KUO
IPC: G05B
CPC classification number: H03K19/1776 , G11C16/0433 , G11C16/26 , H03K19/17704 , H03K19/17728 , H03K19/1778 , H03K19/17784
Abstract: 一種可程式邏輯元件(PLD)架構，包括複數個PLD單一位元邏輯單元。每一單一位元邏輯單元係全部由CMOS邏輯元件所組成，包括一可程式單元、一可設定閂鎖器、一信號路徑裝置、及一輸出邏輯閘。信號路徑裝置耦接至單元、可設定閂鎖器、及輸出邏輯閘，以產生一正回授迴路，改善速度與雜訊抗擾性。每一單一位元邏輯閘係為一模組式低電源消耗、高速、零DC電流、高雜訊抗擾性可程式邏輯元件(PLD)之基本建構方塊，其包括一配置成用於定址之列與行之字元線與位元線陣列、一OR閘陣列、及複數個輸出邏輯電路。
Abstract in simplified Chinese: 一种可进程逻辑组件(PLD)架构，包括复数个PLD单一比特逻辑单元。每一单一比特逻辑单元系全部由CMOS逻辑组件所组成，包括一可进程单元、一可设置闩锁器、一信号路径设备、及一输出逻辑门。信号路径设备耦接至单元、可设置闩锁器、及输出逻辑门，以产生一正回授回路，改善速度与噪声抗扰性。每一单一比特逻辑门系为一模块式低电源消耗、高速、零DC电流、高噪声抗扰性可进程逻辑组件(PLD)之基本建构方块，其包括一配置成用于寻址之列与行之字符线与比特线数组、一OR闸数组、及复数个输出逻辑电路。
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公开(公告)号：TW297128B
公开(公告)日：1997-02-01
申请号：TW085107715
申请日：1996-06-26
Applicant: 萬國商業機器公司
Inventor： 史考特.懷尼.高德 , 法蘭克.雷.凱瑟三世 , 金姆.P.N.克林頓 , 洛夫.大衛.奇摩爾 , 約瑟夫.安德魯.艾丹查 , 麥可.約瑟夫.拉米 , 維多.保羅.希戴
IPC: G11C
CPC classification number: G06F7/785 , G06F5/10 , G11C7/1006 , G11C7/1045 , G11C7/1051 , G11C7/1078 , G11C7/12 , G11C8/00 , H03K19/17704 , H03K19/1776
Abstract: 本文提供一種具有多個次陣列的場可程式記憶體陣列。可程式位址解碼器、可程式掌控式位位線配置、可程式化 I/O配置以及其他特微被提供，以致使部分陣列程式化成選定的模式，這些模式可包含寬記憶體、深記憶體、FIFO， LIFO等。本發明之一實施例中，場可程式化記憶陣列係與一場可程式化閘極陣列的可程式化來源整合在一起。
Abstract in simplified Chinese: 本文提供一种具有多个次数组的场可进程内存数组。可进程位址译码器、可进程掌控式位位线配置、可进程化 I/O配置以及其他特微被提供，以致使部分数组进程化成选定的模式，这些模式可包含宽内存、深内存、FIFO， LIFO等。本发明之一实施例中，场可进程化记忆数组系与一场可进程化闸极数组的可进程化来源集成在一起。
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公开(公告)号：TW294812B
公开(公告)日：1997-01-01
申请号：TW085105228
申请日：1996-05-01
Applicant: BTR公司
IPC: G11C
CPC classification number: H03K19/17736 , H03K19/17704 , H03K19/17728 , H03K19/17744 , H03K19/17792
Abstract: 本案提出一種用以藉由雙向導引線來界接第一邏輯塊區至至少一第二邏輯塊區之塊區連接器接頭網路﹐該第一邏輯塊區包含多個可程式型互連之可組態式函數產生器(ＣＦＧ)以對訊號執行函數﹐該塊區連接器接頭網路包含﹔
第一雙向輸入∕輸出線﹐第一邏輯塊區之至少一ＣＦＧ可程式化耦接至第一雙向輸入∕輸出線﹔
耦接至第一雙向輸入∕輸出線之第一可程式型開關﹔
耦接至第一可程式型開關與第二邏輯塊區之第一雙向輸入∕輸出線的第一塊區連接器接頭線﹐以提供第一邏輯塊區之第一雙向輸入∕輸出線與第二邏輯塊區之第一雙向輸入∕輸出線之間的可程式型連接﹔
耦接至雙向導引線之多個第二可程式型開關﹔
耦接至雙向輸入∕輸出線與多個第二可程式型開關之第一可程式型驅動器﹐該第一可程式型驅動器可程式化驅動在雙向輸入∕輸出線所接收之訊號至多個第二可程式型開關﹔
耦接至雙向輸入∕輸出線與多個第二可程式型開關之第二可程式型驅動器﹐該第二可程式型驅動器可程式化驅動藉由多個第二可程式型開關之一開關所接收之訊號至雙向輸入∕輸出線。Abstract in simplified Chinese: 本案提出一种用以借由双向导引线来界接第一逻辑块区至至少一第二逻辑块区之块区连接器接头网络﹐该第一逻辑块区包含多个可进程型互连之可组态式函数产生器(ＣＦＧ)以对信号运行函数﹐该块区连接器接头网络包含﹔ 第一双向输入∕输出线﹐第一逻辑块区之至少一ＣＦＧ可进程化耦接至第一双向输入∕输出线﹔ 耦接至第一双向输入∕输出线之第一可进程型开关﹔ 耦接至第一可进程型开关与第二逻辑块区之第一双向输入∕输出线的第一块区连接器接头线﹐以提供第一逻辑块区之第一双向输入∕输出线与第二逻辑块区之第一双向输入∕输出线之间的可进程型连接﹔ 耦接至双向导引线之多个第二可进程型开关﹔ 耦接至双向输入∕输出线与多个第二可进程型开关之第一可进程型驱动器﹐该第一可进程型驱动器可进程化驱动在双向输入∕输出线所接收之信号至多个第二可进程型开关﹔ 耦接至双向输入∕输出线与多个第二可进程型开关之第二可进程型驱动器﹐该第二可进程型驱动器可进程化驱动借由多个第二可进程型开关之一开关所接收之信号至双向输入∕输出线。
