公开(公告)号：US20150058650A1

公开(公告)日：2015-02-26

申请号：US13972569

申请日：2013-08-21

申请人： Ankush Varma ,  Krishnakanth V. Sistla ,  Allen W. Chu ,  Ian M. Steiner

发明人： Ankush Varma ,  Krishnakanth V. Sistla ,  Allen W. Chu ,  Ian M. Steiner

IPC分类号： G06F1/32 ,  G06F9/48

CPC分类号： G06F1/3287 ,  G06F1/266 ,  G06F1/3293 ,  G06F1/3296 ,  G06F9/4893 ,  Y02D10/122 ,  Y02D10/172 ,  Y02D50/20

摘要： In an embodiment, a processor includes a plurality of cores each to independently execute instructions, a power delivery logic coupled to the plurality of cores, and a power controller including a first logic to cause a first core to enter into a first low power state of an operating system power management scheme independently of the OS, during execution of at least one thread on the first core. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括多个核心，每个核心各自独立地执行指令，耦合到多个核心的功率传递逻辑，以及功率控制器，其包括使第一核心进入第一低功率状态的第一逻辑 在第一核心的至少一个线程的执行期间独立于OS的操作系统电源管理方案。 描述和要求保护其他实施例。

公开(公告)号：US20120204042A1

公开(公告)日：2012-08-09

申请号：US13326586

申请日：2011-12-15

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/32 ,  G06F1/26

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US20120144217A1

公开(公告)日：2012-06-07

申请号：US13326605

申请日：2011-12-15

申请人： Krishnakanth V. Sistla ,  Mark Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Daniel Borkowski ,  Vivek Garg ,  Cagdas Akturan ,  Avinash N. Ananthakrishnan

发明人： Krishnakanth V. Sistla ,  Mark Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Daniel Borkowski ,  Vivek Garg ,  Cagdas Akturan ,  Avinash N. Ananthakrishnan

IPC分类号： G06F1/32 ,  G06F1/00

CPC分类号： G06F9/5094 ,  G06F1/3206 ,  G06F1/3228 ,  G06F1/3234 ,  G06F1/324 ,  G06F1/3287 ,  Y02D10/126 ,  Y02D10/171

摘要： In one embodiment, the present invention includes a multicore processor having a power controller with logic to dynamically switch a power management policy from a power biased policy to a performance biased policy when a utilization of the processor exceeds a threshold level. Thus at low utilizations, reduced power consumption can be realized, while at higher utilizations, greater performance can be realized. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有功率控制器的多核处理器，所述功率控制器具有在处理器的利用率超过阈值水平时将功率管理策略从功率偏置策略动态切换到性能偏差策略的逻辑。 因此，在低利用率下，可以实现降低的功率消耗，而在更高的利用率下，可以实现更高的性能。 描述和要求保护其他实施例。

公开(公告)号：US07991963B2

公开(公告)日：2011-08-02

申请号：US12006326

申请日：2007-12-31

申请人： Ian M. Steiner ,  Zhong-Ning George Cai ,  Saurabh Tiwari ,  Kai Cheng

发明人： Ian M. Steiner ,  Zhong-Ning George Cai ,  Saurabh Tiwari ,  Kai Cheng

IPC分类号： G06F12/00

CPC分类号： G06F12/0817

摘要： In an embodiment, the method provides receiving a memory access request for a demanded cache line from a processor of a plurality of processors; accessing coherency information associated with the demanded cache line from a memory unit by bringing in from a memory page in which the demanded cache line is stored, the memory page also including a directory line having coherency information corresponding to the demanded cache line; reading data associated with the demanded cache line in accordance with the coherency information; and returning the data to the processor.

摘要翻译： 在一个实施例中，该方法提供从多个处理器的处理器接收对所请求的高速缓存行的存储器访问请求; 通过从其中存储所请求的高速缓存线的存储器页引入来存储与所请求的高速缓存行相关联的一致性信息，所述存储器页面还包括具有与所请求的高速缓存行对应的一致性信息的目录行; 根据一致性信息读取与所请求的高速缓存线相关联的数据; 并将数据返回到处理器。

公开(公告)号：US20090171875A1

公开(公告)日：2009-07-02

申请号：US11965955

申请日：2007-12-28

申请人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner

发明人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner

IPC分类号： G06N5/02

CPC分类号： G06N5/02

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for rank coordination. In some embodiments, a host includes rank coordination logic. The rank coordination logic may include performance measurement logic to measure a performance of a memory channel and dwell period control logic to select a length of a dwell period based, at least in part, on the performance of the memory channel. Other embodiments are described and claimed.

摘要翻译： 本发明的实施例一般涉及用于秩协调的系统，方法和装置。 在一些实施例中，主机包括秩协调逻辑。 秩协调逻辑可以包括性能测量逻辑，以至少部分地基于存储器通道的性能来测量存储器通道的性能和停留周期控制逻辑以选择驻留时间的长度。 描述和要求保护其他实施例。

公开(公告)号：US20160147280A1

公开(公告)日：2016-05-26

申请号：US14554585

申请日：2014-11-26

申请人： Tessil Thomas ,  Lokesh Sharma ,  Buck W. Gremel ,  Ian M. Steiner

发明人： Tessil Thomas ,  Lokesh Sharma ,  Buck W. Gremel ,  Ian M. Steiner

IPC分类号： G06F1/32 ,  G06F1/20

CPC分类号： G06F1/206 ,  G06F1/3243 ,  Y02D10/152 ,  Y02D10/16

摘要： In one embodiment, a processor includes at least one core to execute instructions, one or more thermal sensors associated with the at least one core, and a power controller coupled to the at least one core. The power controller has a control logic to receive temperature information regarding the processor and dynamically determine a maximum allowable average power limit based at least in part on the temperature information. The control logic may further maintain a static maximum base operating frequency of the processor regardless of a value of the temperature information. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括执行指令的至少一个核心，与所述至少一个核心相关联的一个或多个热传感器以及耦合到所述至少一个核心的功率控制器。 功率控制器具有用于接收关于处理器的温度信息的控制逻辑，并且至少部分地基于温度信息动态地确定最大允许平均功率限制。 控制逻辑可以进一步保持处理器的静态最大基本操作频率，而不管温度信息的值。 描述和要求保护其他实施例。

公开(公告)号：US20140096137A1

公开(公告)日：2014-04-03

申请号：US13631831

申请日：2012-09-28

申请人： MALINI K. BHANDARU ,  MATTHEW M. BACE ,  A LEONARD BROWN ,  IAN M. STEINER ,  VIVEK GARG ,  ERIC DEHAEMER ,  Scott P. Bobholz

发明人： MALINI K. BHANDARU ,  MATTHEW M. BACE ,  A LEONARD BROWN ,  IAN M. STEINER ,  VIVEK GARG ,  ERIC DEHAEMER ,  Scott P. Bobholz

IPC分类号： G06F9/48

CPC分类号： G06F9/4881 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3287 ,  G06F11/3409 ,  G06F2201/865 ,  G06F2201/88 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/171

摘要： A processor is described that includes a processing core and a plurality of counters for the processing core. The plurality of counters are to count a first value and a second value for each of multiple threads supported by the processing core. The first value reflects a number of cycles at which a non sleep state has been requested for the first value's corresponding thread, and, a second value that reflects a number of cycles at which a non sleep state and a highest performance state has been requested for the second value's corresponding thread. The first value's corresponding thread and the second value's corresponding thread being a same thread.

摘要翻译： 描述了一种包括处理核心和用于处理核心的多个计数器的处理器。 多个计数器将对由处理核心支持的多个线程中的每个线程计数第一值和第二值。 第一个值反映已经为第一个值对应的线程请求了非睡眠状态的多个周期，以及反映已经请求非睡眠状态和最高性能状态的周期数的第二个值 第二个值的相应线程。 第一个值的相应线程和第二个值的相应线程是相同的线程。

公开(公告)号：US08429367B2

公开(公告)日：2013-04-23

申请号：US11965953

申请日：2007-12-28

申请人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner ,  Gopikrishna Jandhyala

发明人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner ,  Gopikrishna Jandhyala

IPC分类号： G06F1/04

CPC分类号： G11C7/22 ,  G11C7/225

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for clock enable (CKE) coordination. In some embodiments, a memory controller includes logic to predict whether a scheduled request will be issued to a rank. The memory controller may also include logic to predict whether a scheduled request will not be issued to the rank. In some embodiments, the clock enable (CKE) is asserted or de-asserted to a rank based, at least in part, on the predictions. Other embodiments are described and claimed.

摘要翻译： 本发明的实施例一般涉及用于时钟使能（CKE）协调的系统，方法和装置。 在一些实施例中，存储器控制器包括用于预测排定的请求是否将被发布到等级的逻辑。 存储器控制器还可以包括用于预测排定的请求是否将不被发布到等级的逻辑。 在一些实施例中，时钟使能（CKE）至少部分地基于预测被断言或取消断言为等级。 描述和要求保护其他实施例。

公开(公告)号：US20130179706A1

公开(公告)日：2013-07-11

申请号：US13782473

申请日：2013-03-01

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/26

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US20090172681A1

公开(公告)日：2009-07-02

申请号：US11965953

申请日：2007-12-28

申请人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner ,  Gopikrishna Jandhyala

发明人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner ,  Gopikrishna Jandhyala

IPC分类号： G06F9/46

CPC分类号： G11C7/22 ,  G11C7/225

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for clock enable (CKE) coordination. In some embodiments, a memory controller includes logic to predict whether a scheduled request will be issued to a rank. The memory controller may also include logic to predict whether a scheduled request will not be issued to the rank. In some embodiments, the clock enable (CKE) is asserted or de-asserted to a rank based, at least in part, on the predictions. Other embodiments are described and claimed.

摘要翻译： 本发明的实施例一般涉及用于时钟使能（CKE）协调的系统，方法和装置。 在一些实施例中，存储器控制器包括用于预测排定的请求是否将被发布到等级的逻辑。 存储器控制器还可以包括用于预测排定的请求是否将不被发布到等级的逻辑。 在一些实施例中，时钟使能（CKE）至少部分地基于预测被断言或取消断言为等级。 描述和要求保护其他实施例。