公开(公告)号：US20150048425A1

公开(公告)日：2015-02-19

申请号：US14336996

申请日：2014-07-21

申请人： Baysand Inc.

发明人： Jonathan C. Park ,  Salah M. Werfelli ,  WeiZhi Kang ,  Wan Tat Hooi ,  Kok Siong Tee ,  Jeremy Jia Jian Lee

IPC分类号： H01L27/118 ,  H01L27/02

CPC分类号： H01L27/11807 ,  G06F17/5054 ,  H01L27/0207 ,  H01L2027/11888

摘要： An integrated circuit includes a gate array layer having a two-dimensional array of logic gates, each logic gate including multiple transistors. At least one upper template-based metal layer is coupled to the gate array layer and is configured to define at least one of a power distribution network, a clock network and a global signal network. A configuration of traces of the upper template-based metal layer is at least mainly predetermined prior to design of the integrated circuit.

摘要翻译： 集成电路包括具有二维逻辑门阵列的门阵列层，每个逻辑门包括多个晶体管。 至少一个上部基于模板的金属层耦合到栅极阵列层并且被配置为限定配电网络，时钟网络和全局信号网络中的至少一个。 在设计集成电路之前，上部基于模板的金属层的迹线的构造至少主要是预定的。

公开(公告)号：US20130334576A1

公开(公告)日：2013-12-19

申请号：US13970873

申请日：2013-08-20

申请人： Baysand Inc.

发明人： Jonathan C Park ,  Salah M Werfelli ,  WeiZhi Kang ,  Wan Tat Hooi ,  Kok Siong Tee ,  Jeremy Jia Jian Lee

IPC分类号： H01L27/088 ,  G06F17/50

CPC分类号： H01L27/088 ,  G06F17/5054 ,  G06F17/5077 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2027/11888

摘要： An integrated circuit includes a gate array layer having a two-dimensional array of logic gates, each logic gate including multiple transistors. At least one upper template-based metal layer is coupled to the gate array layer and is configured to define at least one of a power distribution network, a clock network and a global signal network. A configuration of traces attic upper template-based metal layer is at least mainly predetermined prior to design of the integrated circuit.

摘要翻译： 集成电路包括具有二维逻辑门阵列的门阵列层，每个逻辑门包括多个晶体管。 至少一个上部基于模板的金属层耦合到栅极阵列层并且被配置为限定配电网络，时钟网络和全局信号网络中的至少一个。 在集成电路的设计之前，至少主要是预先确定了上层基于模板的金属层的构造。

公开(公告)号：US08788984B2

公开(公告)日：2014-07-22

申请号：US13970873

申请日：2013-08-20

申请人： Baysand Inc.

发明人： Jonathan C Park ,  Salah M Werfelli ,  WeiZhi Kang ,  Wan Tat Hooi ,  Kok Siong Tee ,  Jeremy Jia Jian Lee

IPC分类号： G06F17/50

CPC分类号： H01L27/088 ,  G06F17/5054 ,  G06F17/5077 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2027/11888

摘要： An integrated circuit includes a gate array layer having a two-dimensional array of logic gates, each logic gate including multiple transistors. At least one upper template-based metal layer is coupled to the gate array layer and is configured to define at least one of a power distribution network, a clock network and a global signal network. A configuration of traces of the upper template-based metal layer is at least mainly predetermined prior to design of the integrated circuit.

摘要翻译： 集成电路包括具有二维逻辑门阵列的门阵列层，每个逻辑门包括多个晶体管。 至少一个上部基于模板的金属层耦合到栅极阵列层并且被配置为限定配电网络，时钟网络和全局信号网络中的至少一个。 在设计集成电路之前，上部基于模板的金属层的迹线的构造至少主要是预定的。