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    Spin transfer torque based memory elements for programmable device arrays
    102.
    发明授权
    Spin transfer torque based memory elements for programmable device arrays 有权
    用于可编程器件阵列的基于转移转矩的存储元件

    公开(公告)号：US09270278B2

    公开(公告)日：2016-02-23

    申请号：US13997962

    申请日：2012-03-30

    申请人： Arijit Raychowdhury ,  James W. Tschanz ,  Vivek De

    发明人： Arijit Raychowdhury ,  James W. Tschanz ,  Vivek De

    IPC分类号： H03K19/177 ,  G11C11/16

    CPC分类号： H03K19/17728 ,  G11C11/16 ,  H03K19/177

    摘要： Disclosed herein are semiconductor device arrays, such as, Field Programmable Gate Arrays (FPGAs) and Complex Programmable Logic Arrays (CPLAs) that use high-density Spin Transfer Torque (STT)-based memory elements. STT-based memory elements can either be stand-alone FPGAs/CPLAs, or can be embedded in microprocessors and/or digital signal processing (DSP) system-on-chip (SoC) to provide design flexibility for implementing low power, scalable, secure and reconfigurable hardware architecture. Because the configuration is stored on the FPGA/CPLA die itself, the need for loading the configuration from external storage every time is eliminated when the device is powered on. In addition to instant startup, eliminating configuration I/O traffic results in power savings and possible pin count reduction. Security is greatly improved by eliminating the need to store configuration data in an external memory.

    摘要翻译： 这里公开了使用基于高密度旋转转矩（STT）的存储器元件的半导体器件阵列，诸如现场可编程门阵列（FPGA）和复数可编程逻辑阵列（CPLAs）。 基于STT的存储器元件可以是独立的FPGA / CPLAs，或者可以嵌入在微处理器和/或数字信号处理（DSP）片上系统（SoC）中，以提供设计灵活性，以实现低功率，可扩展，安全 和可重构硬件架构。 由于配置存储在FPGA / CPLA裸片本身，所以每次在外部存储器上加载配置的需求都将在设备通电时被消除。 除了即时启动，消除配置I / O流量导致节电和可能的引脚数减少。 通过消除将配置数据存储在外部存储器中的需要，安全性大大提高。

    Timing circuit for separate positive and negative edge placement in a switching DC-DC converter
    105.
    发明授权
    Timing circuit for separate positive and negative edge placement in a switching DC-DC converter 失效
    用于在开关DC-DC转换器中单独的正和负边缘放置的定时电路

    公开(公告)号：US07030676B2

    公开(公告)日：2006-04-18

    申请号：US10748298

    申请日：2003-12-31

    申请人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

    发明人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

    IPC分类号： H03H11/26

    CPC分类号： H03K5/135 ,  H02M3/157

    摘要： A timing circuit independently controls placement of the positive and negative edges of a periodic signal. This signal may then be used to control a wide variety of integrated circuit applications. The timing circuit includes separate programmable delay lines and a signal processor. Each delay line delays an input clock signal by a different increment of time. The signal processor then generates a timing signal from the clock signal, where the timing signal has a first edge controlled by the first delayed clock signal and a second edge controlled by the second delayed clock signal. The edges may be controlled so that the timing signal assumes different logical values for different amounts of time, thereby customizing the signal to any application. An example of one application includes using the timing signal control switching in a DC-DC converter.

    摘要翻译： 定时电路独立地控制周期信号的正和负边缘的放置。 然后可以将该信号用于控制各种各样的集成电路应用。 定时电路包括单独的可编程延迟线和信号处理器。 每个延迟线将输入时钟信号延迟不同的时间增量。 信号处理器随后从时钟信号产生定时信号，其中定时信号具有由第一延迟时钟信号控制的第一边沿和由第二延迟时钟信号控制的第二边沿。 可以控制边缘使得定时信号在不同的时间量内采用不同的逻辑值，从而将信号定制到任何应用。 一个应用的示例包括在DC-DC转换器中使用定时信号控制切换。

    Apparatus and method for multi-phase transformers
    106.
    发明申请
    Apparatus and method for multi-phase transformers 有权
    多相变压器的装置及方法

    公开(公告)号：US20060071649A1

    公开(公告)日：2006-04-06

    申请号：US10956192

    申请日：2004-09-30

    申请人： Gerhard Schrom ,  Peter Hazucha ,  Donald Gardner ,  Vivek De ,  Tanay Karnik

    发明人： Gerhard Schrom ,  Peter Hazucha ,  Donald Gardner ,  Vivek De ,  Tanay Karnik

    IPC分类号： G05F1/12

    CPC分类号： H02M3/1584 ,  H01F27/38 ,  H01F27/42 ,  H01F37/00 ,  H01F2038/026

    摘要： A method and apparatus for multi-phase transformers are described. In one embodiment, a coupled inductor topology for the multi-phase transformers comprising N primary inductors. In one embodiment, each primary inductor is coupled to one of N input nodes and a common output node. The transformer further includes N−1 secondary inductors coupled in series between one input node and the common output node. In one embodiment, the N−1 secondary inductors are arranged to couple energy from N−1 of the primary inductors to provide a common node voltage as an average of N input node voltages, wherein N is an integer greater than two. Other embodiments are described and claimed.

    摘要翻译： 描述了用于多相变压器的方法和装置。 在一个实施例中，用于包括N个初级电感器的多相变压器的耦合电感器拓扑。 在一个实施例中，每个主电感器耦合到N个输入节点和公共输出节点之一。 变压器还包括串联耦合在一个输入节点和公共输出节点之间的N-1个次级电感器。 在一个实施例中，N-1次级电感器被布置成耦合来自初级电感器的N-1的能量，以提供公共节点电压作为N个输入节点电压的平均值，其中N是大于2的整数。 描述和要求保护其他实施例。

    Amplification gain stages having replica stages for DC bias control
    107.
    发明申请
    Amplification gain stages having replica stages for DC bias control 失效
    具有用于DC偏置控制的复制级的放大增益级

    公开(公告)号：US20060066407A1

    公开(公告)日：2006-03-30

    申请号：US10953178

    申请日：2004-09-30

    申请人： Siva Narendra ,  Vivek De

    发明人： Siva Narendra ,  Vivek De

    IPC分类号： H03F3/04

    CPC分类号： H03F1/301 ,  H03F2200/453

    摘要： An amplification apparatus is provided that includes a plurality of gain stages including a first gain stage having first and second transistors and a second gain stage having third and fourth transistors. A plurality of replica stages may also be provided that includes a first replica stage and a second replica stage. Each replica stage may correspond/match one of the plurality of gain stages. An amplifying device may be provided to adjust a body potential of at least the first transistor of the first gain based on an output of the first replica stage and an output of the second replica stage.

    摘要翻译： 提供一种放大装置，其包括多个增益级，包括具有第一和第二晶体管的第一增益级和具有第三和第四晶体管的第二增益级。 还可以提供多个复制阶段，其包括第一复制阶段和第二复制阶段。 每个复制阶段可以对应/匹配多个增益级中的一个。 可以提供放大装置，用于基于第一副本级的输出和第二副本级的输出来调整至少第一增益的第一晶体管的体电位。