公开(公告)号：US20050140415A1

公开(公告)日：2005-06-30

申请号：US10748298

申请日：2003-12-31

申请人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

发明人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

IPC分类号： H02M3/157 ,  H03H11/26 ,  H03K5/135

CPC分类号： H03K5/135 ,  H02M3/157

摘要： A timing circuit independently controls placement of the positive and negative edges of a periodic signal. This signal may then be used to control a wide variety of integrated circuit applications. The timing circuit includes separate programmable delay lines and a signal processor. Each delay line delays an input clock signal by a different increment of time. The signal processor then generates a timing signal from the clock signal, where the timing signal has a first edge controlled by the first delayed clock signal and a second edge controlled by the second delayed clock signal. The edges may be controlled so that the timing signal assumes different logical values for different amounts of time, thereby customizing the signal to any application. An example of one application includes using the timing signal control switching in a DC-DC converter.

摘要翻译： 定时电路独立地控制周期信号的正和负边缘的放置。 然后可以将该信号用于控制各种各样的集成电路应用。 定时电路包括单独的可编程延迟线和信号处理器。 每个延迟线将输入时钟信号延迟不同的时间增量。 信号处理器随后从时钟信号产生定时信号，其中定时信号具有由第一延迟时钟信号控制的第一边沿和由第二延迟时钟信号控制的第二边沿。 可以控制边缘使得定时信号在不同的时间量内采用不同的逻辑值，从而将信号定制到任何应用。 一个应用的示例包括在DC-DC转换器中使用定时信号控制切换。

公开(公告)号：US08868836B2

公开(公告)日：2014-10-21

申请号：US12006287

申请日：2007-12-31

申请人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

发明人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

IPC分类号： G06F12/00

CPC分类号： G11C5/14 ,  G06F12/0802 ,  G06F2212/1028 ,  G11C11/412 ,  G11C11/413 ,  Y02D10/13

摘要： Methods and apparatus to reduce minimum operating voltage through a hybrid cache design are described. In one embodiment, a cache with different size bit cells may be used, e.g., to reduce minimum operating voltage of an integrated circuit device that includes the cache and possibly other logic (such as a processor). Other embodiments are also described.

摘要翻译： 描述了通过混合高速缓存设计降低最小工作电压的方法和装置。 在一个实施例中，可以使用具有不同大小的位单元的高速缓存，例如以减少包括高速缓存和可能的其它逻辑（例如处理器）的集成电路设备的最小工作电压。 还描述了其它实施例。

公开(公告)号：US08291168B2

公开(公告)日：2012-10-16

申请号：US13342016

申请日：2011-12-31

申请人： Christopher Wilkerson ,  Muhammad M. Khellah ,  Vivek De ,  Ming Zhang ,  Jaume Abella ,  Javier Carretero Casado ,  Pedro Chaparro Monferrer ,  Xavier Vera ,  Antonio Gonzalez

发明人： Christopher Wilkerson ,  Muhammad M. Khellah ,  Vivek De ,  Ming Zhang ,  Jaume Abella ,  Javier Carretero Casado ,  Pedro Chaparro Monferrer ,  Xavier Vera ,  Antonio Gonzalez

IPC分类号： G06F12/16

CPC分类号： G06F12/0895 ,  G06F1/3203 ,  G06F1/3275 ,  G06F1/3296 ,  G06F12/0864 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/172

摘要： Methods and apparatus relating to disabling one or more cache portions during low voltage operations are described. In some embodiments, one or more extra bits may be used for a portion of a cache that indicate whether the portion of the cache is capable at operating at or below Vccmin levels. Other embodiments are also described and claimed.

公开(公告)号：US07812631B2

公开(公告)日：2010-10-12

申请号：US11609823

申请日：2006-12-12

申请人： Nam Sung Kim ,  Vivek De

发明人： Nam Sung Kim ,  Vivek De

IPC分类号： H03K17/16 ,  H03K19/003

CPC分类号： H03K19/0016

摘要： In some embodiments, an array of sleep transistors is provided, wherein a combination of said transistors may be enabled during an active mode to reduce leakage depending on the leakage characteristics of a chip or associated chip.

摘要翻译： 在一些实施例中，提供了一种睡眠晶体管阵列，其中可以在有源模式期间启用所述晶体管的组合以根据芯片或相关芯片的泄漏特性来减少泄漏。

公开(公告)号：US07409631B2

公开(公告)日：2008-08-05

申请号：US11323675

申请日：2005-12-30

申请人： James Tschanz ,  Subhasish Mitra ,  Vivek De

发明人： James Tschanz ,  Subhasish Mitra ,  Vivek De

IPC分类号： G06F11/00 ,  G01R31/28

CPC分类号： G01R31/31937 ,  G01R31/31726

摘要： An error-detection flip-flop is disclosed for identifying timing errors in digital circuits. The error-detection flip-flop is a master-slave flip-flop including logic to determine whether an input signal is received during a predetermined clock period, signifying a timing error. The error-detection flip-flop produces a variable-length error pulse, which may be combined with other error pulses and converted to a stable signal for sampling by error-correction circuitry. The error-detection flip-flop does not increase the clocking power of the digital circuit and consumes little additional circuit area.

摘要翻译： 公开了用于识别数字电路中的定时误差的错误检测触发器。 误差检测触发器是主从触发器，其包括用于确定在预定时钟周期期间是否接收到输入信号的逻辑，表示定时误差。 误差检测触发器产生可变长度误差脉冲，其可以与其他误差脉冲组合并转换成用于由纠错电路进行采样的稳定信号。 误差检测触发器不会增加数字电路的时钟功率，并且消耗少量额外的电路面积。

公开(公告)号：US20080162869A1

公开(公告)日：2008-07-03

申请号：US11648297

申请日：2006-12-29

申请人： Nam Sung Kim ,  Muhammad M. Khellah ,  Vivek De

发明人： Nam Sung Kim ,  Muhammad M. Khellah ,  Vivek De

IPC分类号： G06F12/02

CPC分类号： G06F12/0893 ,  G06F12/0864 ,  G11C2207/2245

摘要： For one disclosed embodiment, an apparatus may comprise cache memory circuitry including multiple portions of destructive read memory cells and access control circuitry to access portions of destructive read memory cells. The apparatus may also comprise address hash logic to receive an address and to generate a hashed address based at least in part on at least a portion of the received address using a hashing technique to help distribute accesses by the access control circuitry across different portions of destructive read memory cells. Other embodiments are also disclosed.

摘要翻译： 对于一个公开的实施例，装置可以包括高速缓存存储器电路，其包括破坏性读取存储器单元的多个部分和访问破坏性读取存储器单元的部分的访问控制电路。 该装置还可以包括地址散列逻辑以接收地址并且至少部分地基于所接收的地址的至少一部分使用散列技术来生成散列地址，以帮助分配访问控制电路在不同部分的破坏性的访问 读取存储单元。 还公开了其他实施例。

公开(公告)号：US20060220677A1

公开(公告)日：2006-10-05

申请号：US11095951

申请日：2005-03-31

申请人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

发明人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

IPC分类号： H03K19/173

CPC分类号： G01R31/31725 ,  G01R31/31711 ,  G01R31/31726

摘要： Systems and methods are disclosed for measuring signals on an integrated circuit die. In one embodiment, a reference signal is distributed to die locations proximal to the signals to be measured. The reference signal is transmitted over transport paths coupling each of the signals to be measured to the die output. The signals to be measured are transmitted over their respective transport paths and measured at the die output. The relative delay between the signals can be calculated using the reference signal measurements.

摘要翻译： 公开了用于测量集成电路管芯上的信号的系统和方法。 在一个实施例中，将参考信号分布到靠近待测信号的位置处。 参考信号通过将要测量的每个信号耦合到管芯输出的传输路径传输。 要测量的信号通过其各自的传输路径传输并在管芯输出端测量。 可以使用参考信号测量来计算信号之间的相对延迟。

公开(公告)号：US20060132187A1

公开(公告)日：2006-06-22

申请号：US11018011

申请日：2004-12-20

申请人： James Tschanz ,  Ram Krishnamurthy ,  Siva Narendra ,  Vivek De

发明人： James Tschanz ,  Ram Krishnamurthy ,  Siva Narendra ,  Vivek De

IPC分类号： H03K19/096

CPC分类号： H03K19/0963

摘要： In some embodiments, a circuit is provided that comprises a dynamic circuit and a body bias circuit. The dynamic circuit has a keeper transistor. The body bias circuit is coupled to the keeper transistor and is configured to body bias the keeper transistor in accordance with a leakage associated with the dynamic circuit. Other embodiments are disclosed herein.

摘要翻译： 在一些实施例中，提供了包括动态电路和体偏置电路的电路。 动态电路具有保持晶体管。 体偏置电路耦合到保持器晶体管，并且被配置为根据与动态电路相关联的泄漏来对保持器晶体管进行偏置。 本文公开了其它实施例。

公开(公告)号：US20060091896A1

公开(公告)日：2006-05-04

申请号：US10977145

申请日：2004-10-29

申请人： Gerhard Schrom ,  Peter Hazucha ,  Donald Gardner ,  Vivek De ,  Tanay Karnik

发明人： Gerhard Schrom ,  Peter Hazucha ,  Donald Gardner ,  Vivek De ,  Tanay Karnik

IPC分类号： G01R27/08

CPC分类号： G01R15/18

摘要： A method is described that comprises flowing current from one region of a coil to another region of the coil. The flowing induces—through flux linkage—a voltage across a second coil. A second current substantially does not flow through the second coil. The method also includes measuring the current with a first voltage at the another region of the coil and a second voltage at the second coil.

摘要翻译： 描述了一种方法，其包括将电流从线圈的一个区域流动到线圈的另一个区域。 流过的通量磁通 - 跨越第二个线圈的电压。 第二电流基本上不流过第二线圈。 该方法还包括以线圈的另一区域处的第一电压和第二线圈处的第二电压来测量电流。

公开(公告)号：US20060038543A1

公开(公告)日：2006-02-23

申请号：US10924482

申请日：2004-08-23

申请人： Peter Hazucha ,  Sung Moon ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

发明人： Peter Hazucha ,  Sung Moon ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

IPC分类号： G05F1/40

CPC分类号： H02M3/1584 ,  H02M2001/0032 ,  Y02B70/16

摘要： DC/DC converters using dynamically adjusted variable size switches are described herein. In one embodiment, a power switch includes multiple switching elements coupled to each other, each of the switching elements independently switching to convert an input voltage to an output voltage of a DC/DC converter, and a duty cycle of the DC/DC converter being determined based on a duty cycle of each of the switching elements. Other methods and apparatuses are also described.

摘要翻译： 本文描述了使用动态调节的可变尺寸开关的DC / DC转换器。 在一个实施例中，功率开关包括彼此耦合的多个开关元件，每个开关元件独立地切换以将输入电压转换为DC / DC转换器的输出电压，并且DC / DC转换器的占空比为 基于每个开关元件的占空比确定。 还描述了其它方法和装置。