公开(公告)号：US20060024950A1

公开(公告)日：2006-02-02

申请号：US11084505

申请日：2005-03-18

申请人： Suk-Hun Choi ,  Byeong-ok Cho ,  Yoon-ho Son ,  Sang-don Nam

发明人： Suk-Hun Choi ,  Byeong-ok Cho ,  Yoon-ho Son ,  Sang-don Nam

IPC分类号： H01L21/4763

CPC分类号： H01L21/76877 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/16

摘要： Methods of forming a metal contact structure include forming an interlayer insulating layer on a substrate, etching the interlayer insulating layer to form a hole, depositing a metal layer on the surface of the interlayer insulating layer including inside the hole, planarizing the metal layer to provide a buried portion of the metal layer in the hole and to remove portions of the metal layer outside of the hole, etching-back the buried portion of the metal layer in the hole such that some of the portion of the metal layer within the hole remains and depositing a conductive layer on the surface of the interlayer insulating layer and the portion of the metal layer that remains within the hole. Methods of forming a phase change memory device are also provided.

公开(公告)号：US20050250316A1

公开(公告)日：2005-11-10

申请号：US11168894

申请日：2005-06-29

申请人： Suk-Hun Choi ,  Chang-Ki Hong ,  Yoon-Ho Son

发明人： Suk-Hun Choi ,  Chang-Ki Hong ,  Yoon-Ho Son

IPC分类号： H01L21/3205 ,  H01L21/44 ,  H01L21/4763 ,  H01L21/768 ,  H01L27/24

CPC分类号： H01L21/7684 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76883 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16

摘要： Methods are provided for fabricating contacts in integrated circuit devices, such as phase-change memories. A protection layer and a sacrificial layer are sequentially formed on a semiconductor substrate. A contact hole is formed through the sacrificial layer and the protection layer. A conductive layer is formed on the sacrificial layer and in the contact hole, and portions of the conductive layer and the sacrificial layer are removed to expose the protection layer and form a conductive plug protruding from the protection layer. A protruding portion of the conductive plug removed to leave a contact plug in the protection layer. A phase-change data storage element may be formed on the contact plug.

摘要翻译： 提供了用于在诸如相变存储器的集成电路器件中制造触点的方法。 在半导体衬底上依次形成保护层和牺牲层。 通过牺牲层和保护层形成接触孔。 在牺牲层和接触孔中形成导电层，并且去除导电层和牺牲层的部分以露出保护层并形成从保护层突出的导电插塞。 去除导电塞的突出部分，以在保护层中留下接触塞。 可以在接触插塞上形成相变数据存储元件。

公开(公告)号：US08575753B2

公开(公告)日：2013-11-05

申请号：US12787056

申请日：2010-05-25

申请人： Suk-hun Choi ,  Ki-ho Bae ,  Yi-koan Hong ,  Kyung-hyun Kim ,  Tae-hyun Kim ,  Kyung-tae Nam ,  Jun-ho Jeong

发明人： Suk-hun Choi ,  Ki-ho Bae ,  Yi-koan Hong ,  Kyung-hyun Kim ,  Tae-hyun Kim ,  Kyung-tae Nam ,  Jun-ho Jeong

IPC分类号： H01L29/40

CPC分类号： H01L27/228 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76856 ,  H01L21/76888 ,  H01L23/5228 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1246 ,  H01L45/126 ,  H01L45/144 ,  H01L45/1666 ,  H01L45/1683 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes an interlayer insulating layer disposed on a substrate, the interlayer insulating layer comprising an opening exposing the substrate, a barrier layer pattern disposed within the opening, and a conductive pattern disposed on the barrier layer pattern, the conductive pattern having an oxidized portion extending out of the opening and a non-oxidized portion within the opening, wherein a width of the conductive pattern is determined by a thickness of the barrier layer pattern.

摘要翻译： 半导体器件包括设置在衬底上的层间绝缘层，所述层间绝缘层包括露出衬底的开口，设置在所述开口内的阻挡层图案以及设置在所述阻挡层图案上的导电图案，所述导电图案具有氧化 从开口延伸的部分和开口内的非氧化部分，其中导电图案的宽度由阻挡层图案的厚度确定。

公开(公告)号：US08168535B2

公开(公告)日：2012-05-01

申请号：US13084657

申请日：2011-04-12

申请人： Jun-Soo Bae ,  Suk-Hun Choi ,  Won-Jun Lee ,  Joon-Sang Park

发明人： Jun-Soo Bae ,  Suk-Hun Choi ,  Won-Jun Lee ,  Joon-Sang Park

IPC分类号： H01L21/44

CPC分类号： H01L45/1683 ,  H01L45/06 ,  H01L45/141

摘要： A method of fabricating a phase change memory device includes the use of first, second and third polishing processes. The first polishing process forms a first contact portion using a first sacrificial layer and the second polishing process forms a phase change material pattern using a second sacrificial layer. After removing the first and second sacrificial layers to expose resultant protruding structures of the first contact portion and the phase change material pattern, a third polishing process is used to polish the resultant protruding structures using an insulation layer as a polishing stopper layer.

摘要翻译： 制造相变存储器件的方法包括使用第一，第二和第三抛光工艺。 第一抛光工艺使用第一牺牲层形成第一接触部分，并且第二抛光工艺使用第二牺牲层形成相变材料图案。 在去除第一和第二牺牲层以暴露第一接触部分的相应突出结构和相变材料图案之后，使用第三抛光工艺来使用绝缘层作为抛光停止层来抛光所得的突出结构。

公开(公告)号：US08148710B2

公开(公告)日：2012-04-03

申请号：US12805824

申请日：2010-08-20

申请人： Suk-Hun Choi ,  Chang-Ki Hong ,  Yoon-Ho Son ,  Jang-Eun Heo

发明人： Suk-Hun Choi ,  Chang-Ki Hong ,  Yoon-Ho Son ,  Jang-Eun Heo

IPC分类号： H01L47/00 ,  H01L29/08 ,  H01L29/18

CPC分类号： H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1683

摘要： A phase-change memory device including a first contact region and a second contact region formed on a semiconductor substrate. A first insulating layer with a first contact hole and a second contact hole is disposed on the semiconductor substrate, exposing the first and second contact regions. A first conductive layer is disposed on the first insulating interlayer to fill the first and the second contact holes. A first protection layer pattern and a lower wiring protection pattern are disposed on the first conductive layer. A first contact with a first electrode and a second contact with a lower wiring are disposed so as to connect the first and second contact regions. A second protection layer with a second electrode is disposed on the first protection layer pattern and the lower wiring protection pattern. A via filled with a phase-change material is disposed between the first electrode and the second electrode.

摘要翻译： 一种相变存储器件，包括形成在半导体衬底上的第一接触区域和第二接触区域。 具有第一接触孔和第二接触孔的第一绝缘层设置在半导体衬底上，暴露第一和第二接触区域。 第一导电层设置在第一绝缘中间层上以填充第一和第二接触孔。 第一保护层图案和下布线保护图案设置在第一导电层上。 设置与第一电极和与下布线的第二接触件的第一接触，以便连接第一和第二接触区域。 具有第二电极的第二保护层设置在第一保护层图案和下布线保护图案上。 填充有相变材料的通孔设置在第一电极和第二电极之间。

公开(公告)号：US08008172B2

公开(公告)日：2011-08-30

申请号：US12070220

申请日：2008-02-15

申请人： Jong-Heun Lim ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Seong-Kyu Yun ,  Suk-Hun Choi ,  Sang-Yeob Han

发明人： Jong-Heun Lim ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Seong-Kyu Yun ,  Suk-Hun Choi ,  Sang-Yeob Han

IPC分类号： H01L21/20 ,  H01L21/36 ,  H01L21/76 ,  H01L21/302 ,  H01L21/461

CPC分类号： H01L21/76229 ,  H01L21/3212

摘要： A method of forming a semiconductor device includes: forming a pattern having trenches on a semiconductor substrate; forming a semiconductor layer on the semiconductor device that fills the trenches; planarizing the semiconductor layer using a first planarization process without exposing the pattern; performing an epitaxy growth process on the first planarized semiconductor layer to form a crystalline semiconductor layer; and planarizing the crystalline semiconductor layer until the pattern is exposed to form a crystalline semiconductor pattern.

摘要翻译： 一种形成半导体器件的方法包括：在半导体衬底上形成具有沟槽的图案; 在所述半导体器件上形成填充所述沟槽的半导体层; 使用第一平坦化工艺平坦化半导体层而不暴露图案; 在所述第一平坦化半导体层上进行外延生长工艺以形成晶体半导体层; 并且平坦化晶体半导体层直到图案被曝光以形成晶体半导体图案。

公开(公告)号：US20080247219A1

公开(公告)日：2008-10-09

申请号：US12062042

申请日：2008-04-03

申请人： Suk-Hun Choi ,  In-Gyu Baek ,  Seong-Kyu Yun ,  Jong-Heun Lim ,  Chagn-Ki Hong ,  Bo-Un Yoon

发明人： Suk-Hun Choi ,  In-Gyu Baek ,  Seong-Kyu Yun ,  Jong-Heun Lim ,  Chagn-Ki Hong ,  Bo-Un Yoon

IPC分类号： G11C11/00 ,  H01C17/00

CPC分类号： H01L45/04 ,  H01C17/06533 ,  H01L27/2409 ,  H01L27/2472 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1666 ,  Y10T29/49082

摘要： A resistive random access memory (RRAM) device may include a first metal pattern on a substrate, a first insulating layer on the first metal pattern and on the substrate, an electrode, a second insulating layer on the first insulating layer, a resistive memory layer, and a second metal pattern. Portions of the first metal pattern may be between the substrate and the first insulating layer, and the first insulating layer may have a first opening therein exposing a portion of the first metal pattern. The electrode may be in the opening with the electrode being electrically coupled with the exposed portion of the first metal pattern. The first insulating layer may be between the second insulating layer and the substrate, and the second insulating layer may have a second opening therein exposing a portion of the electrode. The resistive memory layer may be on side faces of the second opening and on portions of the electrode, and the second metal pattern may be in the second opening with the resistive memory layer between the second metal pattern and the side faces of the second opening and between the second metal pattern and the electrode. Related methods are also discussed.

摘要翻译： 电阻随机存取存储器（RRAM）器件可以包括衬底上的第一金属图案，第一金属图案上的第一绝缘层和衬底上的第一绝缘层，电极，第一绝缘层上的第二绝缘层，电阻存储层 ，和第二金属图案。 第一金属图案的部分可以在基板和第一绝缘层之间，并且第一绝缘层可以具有其中暴露第一金属图案的一部分的第一开口。 电极可以在开口中，其中电极与第一金属图案的暴露部分电耦合。 第一绝缘层可以在第二绝缘层和衬底之间，并且第二绝缘层可以具有暴露电极的一部分的第二开口。 电阻性存储层可以在第二开口的侧面和电极的部分上，并且第二金属图案可以在第二开口中，第二金属图案和第二开口的侧面之间的电阻性存储层， 在第二金属图案和电极之间。 还讨论了相关方法。

公开(公告)号：US20080160726A1

公开(公告)日：2008-07-03

申请号：US11962742

申请日：2007-12-21

申请人： Jong Heun Lim ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Seong-Kyu Yun ,  Suk-Hun Choi ,  Sang-Yeob Han

发明人： Jong Heun Lim ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Seong-Kyu Yun ,  Suk-Hun Choi ,  Sang-Yeob Han

IPC分类号： H01L21/20

CPC分类号： H01L21/02675 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/78

摘要： A method of fabricating a semiconductor device including a channel layer includes forming a single crystalline semiconductor layer on a semiconductor substrate. The single crystalline semiconductor layer includes a protrusion extending from a surface thereof. A first polishing process is performed on the single crystalline semiconductor layer to remove a portion of the protrusion such that the single crystalline semiconductor layer includes a remaining portion of the protrusion. A second polishing process different from the first polishing process is performed to remove the remaining portion of the protrusion and define a substantially planar single crystalline semiconductor layer having a substantially uniform thickness. A sacrificial layer may be formed on the single crystalline semiconductor layer and used as a polish stop for the first polishing process to define a sacrificial layer pattern, which may be removed prior to the second polishing process. Related methods of fabricating stacked semiconductor memory devices are also discussed.

摘要翻译： 制造包括沟道层的半导体器件的方法包括在半导体衬底上形成单晶半导体层。 单晶半导体层包括从其表面延伸的突起。 在单晶半导体层上执行第一抛光工艺以去除突起的一部分，使得单晶半导体层包括突起的剩余部分。 执行与第一抛光工艺不同的第二抛光工艺以去除突起的剩余部分并限定具有基本上均匀厚度的基本上平面的单晶半导体层。 可以在单晶半导体层上形成牺牲层，并且用作第一抛光工艺的抛光止挡件以限定可在第二抛光工艺之前去除的牺牲层图案。 还讨论了制造叠层半导体存储器件的相关方法。

公开(公告)号：US20080124930A1

公开(公告)日：2008-05-29

申请号：US11945359

申请日：2007-11-27

申请人： Jong Heun Lim ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Dae-Lok Bae ,  Seong-Kyu Yun ,  Suk-Hun Choi

发明人： Jong Heun Lim ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Dae-Lok Bae ,  Seong-Kyu Yun ,  Suk-Hun Choi

IPC分类号： H01L21/302

CPC分类号： H01L21/02032 ,  C09G1/02 ,  H01L21/02024 ,  H01L21/02079

摘要： In a method of recycling a substrate having an edge portion on which a stepped portion is formed, the substrate is chemically mechanically polished using a first slurry composition including fumed silica to remove the stepped portion. The substrate is then chemically mechanically polished using a second slurry composition including colloidal silica to improve the surface roughness of the substrate. The substrate having the edge region on which the stepped portion is formed may include a donor substrate used for manufacturing a silicon-on-insulator (SOI) substrate.

摘要翻译： 在使具有形成阶梯部分的边缘部分的基板再循环的方法中，使用包括热解法二氧化硅的第一浆料组合物对基板进行化学机械抛光以去除台阶部分。 然后使用包含胶体二氧化硅的第二浆料组合物对衬底进行化学机械抛光，以改善衬底的表面粗糙度。 具有形成台阶部分的边缘区域的基板可以包括用于制造绝缘体上硅（SOI）衬底的施主衬底。

公开(公告)号：US20070243641A1

公开(公告)日：2007-10-18

申请号：US11812141

申请日：2007-06-15

申请人： Yoon-Ho Son ,  Sang-Don Nam ,  Suk-Hun Choi

发明人： Yoon-Ho Son ,  Sang-Don Nam ,  Suk-Hun Choi

IPC分类号： H01L21/00

CPC分类号： H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65

摘要： A ferroelectric memory device and a method of forming the same are provided. At least two lower electrode patterns are formed on an interlayer insulating layer covering a semiconductor substrate. A seed layer pattern filling a space between at least the two lower electrode patterns and having a planar surface is formed. A ferroelectric layer is formed on the lower electrode pattern and the seed layer pattern. An upper electrode overlapping the two lower electrode patterns is formed on the ferroelectric layer.

摘要翻译： 提供了铁电存储器件及其形成方法。 在覆盖半导体衬底的层间绝缘层上形成至少两个下电极图案。 形成填充至少两个下电极图案之间并具有平坦表面的空间的晶种层图案。 在下部电极图案和种子层图案上形成铁电体层。 在强电介质层上形成与两个下电极图案重叠的上电极。