公开(公告)号：US20060085600A1

公开(公告)日：2006-04-20

申请号：US11242002

申请日：2005-10-04

申请人： Takanori Miyashita ,  Kohsaku Shibata ,  Shintaro Tsubata

发明人： Takanori Miyashita ,  Kohsaku Shibata ,  Shintaro Tsubata

IPC分类号： G06F12/00

CPC分类号： G06F12/127 ,  G06F12/126

摘要： Provided is a cache memory system which, in a system having a plurality of masters, effectively utilizes a bus band. The cache memory system comprises: a cache memory; a bus load judging device for performing judgment of a state of a bus that is connected to a recording device in which cache-target data of the cache memory is stored; and a replace-way controller for controlling a replacing form of the cache memory according to a result of judgment performed by the bus load judging device.

摘要翻译： 提供了一种在具有多个主机的系统中有效利用总线频带的高速缓冲存储器系统。 高速缓冲存储器系统包括：高速缓冲存储器; 总线负载判断装置，用于执行连接到其中存储有高速缓冲存储器的高速缓存目标数据的记录装置的总线的状态的判断; 以及替换方式控制器，用于根据由总线负载判断装置执行的判断结果来控制高速缓冲存储器的替换形式。