公开(公告)号：US08242479B2

公开(公告)日：2012-08-14

申请号：US12742841

申请日：2008-11-14

申请人： Yoshio Kawashima ,  Takumi Mikawa ,  Ryoko Miyanaga ,  Takeshi Takagi

发明人： Yoshio Kawashima ,  Takumi Mikawa ,  Ryoko Miyanaga ,  Takeshi Takagi

IPC分类号： H01L29/02

CPC分类号： H01L27/101 ,  G11C13/0002 ,  G11C2213/72 ,  H01L27/24

摘要： A nonvolatile memory device includes via holes (12) formed at cross sections where first wires (11) cross second wires (14), respectively, and current control elements (13) each including a current control layer (13b), a first electrode layer (13a) and a second electrode layer (13c) such that the current control layer (13b) is sandwiched between the first electrode layer (13a) and the second electrode layer (13c), in which resistance variable elements (15) are provided inside the via holes (12), respectively, the first electrode layer (13a) is disposed so as to cover the via hole (12), the current control layer (13b) is disposed so as to cover the first electrode layer (13a), the second electrode layer (13c) is disposed on the current control layer (13b), a wire layer (14a) of the second wire is disposed on the second electrode layer (13c), and the second wires (14) each includes the current control layer (13b), the second electrode layer (13c) and the wire layer (14a) of the second wire.

摘要翻译： 非易失性存储器件包括分别形成在第一布线（11）与第二布线（14）交叉的横截面处的通孔（12），以及各自包括电流控制层（13b）的电流控制元件（13），第一电极层 （13a）和第二电极层（13c），使得电流控制层（13b）夹在第一电极层（13a）和第二电极层（13c）之间，其中电阻可变元件（15）设置在其内 通孔（12）分别设置成覆盖通孔（12），电流控制层（13b）被设置成覆盖第一电极层（13a）， 第二电极层（13c）设置在电流控制层（13b）上，第二导线的导线层（14a）设置在第二电极层（13c）上，第二导线（14）各自包括电流 控制层（13b），第二电极层（13c）和第二wi的导线层（14a） 回覆。

公开(公告)号：US07692178B2

公开(公告)日：2010-04-06

申请号：US12281034

申请日：2007-03-06

申请人： Yoshio Kawashima ,  Takeshi Takagi ,  Takumi Mikawa ,  Zhiqiang Wei

发明人： Yoshio Kawashima ,  Takeshi Takagi ,  Takumi Mikawa ,  Zhiqiang Wei

IPC分类号： H01L45/00

CPC分类号： H01L27/101 ,  H01L27/2409 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1658 ,  H01L45/1675

摘要： A lower electrode layer 2, an upper electrode layer 4 formed above the lower electrode layer 2, and a metal oxide thin film layer 3 formed between the lower electrode layer 2 and the upper electrode layer 4 are provided. The metal oxide thin film layer 3 includes a first region 3a whose value of resistance increases or decreases by an electric pulse that is applied between the lower electrode layer 2 and the upper electrode layer 4 and a second region 3b arranged around the first region 3a and having a larger content of oxygen than the first region 3a, wherein the lower and upper electrode layers 2 and 4 and at least a part of the first region 3a are arranged so as to overlap as viewed from the direction of the thickness of the first region 3a.

摘要翻译： 设置下电极层2，形成在下电极层2上的上电极层4和形成在下电极层2和上电极层4之间的金属氧化物薄膜层3。 金属氧化物薄膜层3包括第一区域3a，其第一区域3a的电阻值通过施加在下电极层2和上电极层4之间的电脉冲和围绕第一区域3a布置的第二区域3b而增大或减小，以及 具有比第一区域3a更大的氧含量，其中下电极层2和上电极层4以及第一区域3a的至少一部分从第一区域的厚度方向观察而重叠 3a。

公开(公告)号：US20100061142A1

公开(公告)日：2010-03-11

申请号：US12532552

申请日：2007-11-30

申请人： Koji Arita ,  Takeshi Takagi ,  Takumi Mikawa ,  Yoshio Kawashima ,  Zhiqiang Wei

发明人： Koji Arita ,  Takeshi Takagi ,  Takumi Mikawa ,  Yoshio Kawashima ,  Zhiqiang Wei

IPC分类号： G11C11/00

CPC分类号： H01L27/101 ,  G11C13/0007 ,  G11C2213/31 ,  G11C2213/32 ,  G11C2213/33 ,  G11C2213/34 ,  G11C2213/76 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147

摘要： Memory elements (3) arranged in matrix in a memory apparatus (21), each includes a resistance variable element (1) which changes an electrical resistance value in response to an applied electrical pulse having a positive polarity or a negative polarity and maintains the changed electrical resistance value, and a current suppressing element (2) for suppressing a current flowing when the electrical pulse is applied to the resistance variable element. The current suppressing element includes a first electrode, a second electrode, and a current suppressing layer provided between the first electrode and the second electrode, and the current suppressing layer comprises SiNx (x: positive actual number).

摘要翻译： 在存储装置（21）中排列成矩阵的存储元件（3），每个包括电阻变化元件（1），其响应于所施加的具有正极性或负极性的电脉冲改变电阻值，并保持改变 电阻值和电流抑制元件（2），用于抑制当电脉冲施加到电阻可变元件时流动的电流。 电流抑制元件包括第一电极，第二电极和设置在第一电极和第二电极之间的电流抑制层，并且电流抑制层包括SiNx（x：正实数）。

公开(公告)号：US08481990B2

公开(公告)日：2013-07-09

申请号：US13375027

申请日：2011-03-07

申请人： Yoshio Kawashima ,  Takumi Mikawa ,  Yukio Hayakawa

发明人： Yoshio Kawashima ,  Takumi Mikawa ,  Yukio Hayakawa

IPC分类号： H01L47/00

CPC分类号： H01L45/146 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1675

摘要： A variable resistance nonvolatile memory element capable of suppressing a variation in resistance values is provided. A nonvolatile memory element according to the present invention includes: a silicon substrate (11); a lower electrode layer (102) formed on the silicon substrate (11); a variable resistance layer formed on the lower electrode layer (102); an upper electrode layer (104) formed on the variable resistance layer; a second interlayer insulating layer (19) formed to directly cover at least side surfaces of the lower electrode layer (102) and the variable resistance layer; a stress buffering region layer (105) for buffering a stress on the upper electrode layer (104), the stress buffering region layer being formed to directly cover at least an upper surface and side surfaces of the upper electrode layer (104) and comprising a material having a stress smaller than a stress of an insulating layer used as the second interlayer insulating layer (19); a second contact (16) extending to the upper electrode layer (104); and a wiring pattern (18) connected to the second contact (16).

摘要翻译： 提供了能够抑制电阻值变化的可变电阻非易失性存储元件。 根据本发明的非易失性存储元件包括：硅衬底（11）; 形成在所述硅衬底（11）上的下电极层（102）; 形成在所述下电极层（102）上的可变电阻层; 形成在所述可变电阻层上的上电极层（104） 形成为直接覆盖下电极层（102）和可变电阻层的至少侧面的第二层间绝缘层（19） 用于缓冲上电极层（104）上的应力的应力缓冲区层（105），所述应力缓冲区层形成为直接覆盖上电极层（104）的上表面和侧表面，并包括 具有小于用作第二层间绝缘层（19）的绝缘层的应力的应力的材料; 延伸到上电极层（104）的第二触点（16）; 以及连接到第二触点（16）的布线图案（18）。

公开(公告)号：US20130149815A1

公开(公告)日：2013-06-13

申请号：US13810465

申请日：2012-09-10

申请人： Hideaki Murase ,  Takumi Mikawa ,  Yoshio Kawashima ,  Atsushi Himeno

发明人： Hideaki Murase ,  Takumi Mikawa ,  Yoshio Kawashima ,  Atsushi Himeno

IPC分类号： H01L45/00

CPC分类号： H01L45/16 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1675

摘要： A method of manufacturing a nonvolatile memory element includes: forming a first conductive film above a substrate; forming, above the first conductive film, a first metal oxide layer and a second metal oxide layer having different degrees of oxygen deficiency and a second conductive film; forming a second electrode by patterning the second conductive film; forming a variable resistance layer by patterning the first metal oxide layer and the second metal oxide layer; removing a side portion of the variable resistance layer in a surface parallel to a main surface of the substrate to a position that is further inward than an edge of the second electrode; and forming a first electrode by patterning the first conductive film after or during the removing.

摘要翻译： 一种制造非易失性存储元件的方法包括：在衬底上形成第一导电膜; 在第一导电膜上方形成具有不同程度的氧缺陷的第一金属氧化物层和第二金属氧化物层和第二导电膜; 通过图案化第二导电膜形成第二电极; 通过图案化第一金属氧化物层和第二金属氧化物层来形成可变电阻层; 将平行于所述基板的主表面的表面中的所述可变电阻层的侧部移除到比所述第二电极的边缘更靠内侧的位置; 以及通过在去除之后或期间对第一导电膜进行图案化而形成第一电极。

公开(公告)号：US08394669B2

公开(公告)日：2013-03-12

申请号：US13128575

申请日：2010-07-12

申请人： Koji Arita ,  Takumi Mikawa ,  Atsushi Himeno ,  Yoshio Kawashima ,  Kenji Tominaga

发明人： Koji Arita ,  Takumi Mikawa ,  Atsushi Himeno ,  Yoshio Kawashima ,  Kenji Tominaga

IPC分类号： H01L21/02 ,  H01L45/00

CPC分类号： H01L27/2409 ,  H01L27/2418 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1666 ,  H01L45/1675

摘要： A resistance variable element (100) used in a through-hole cross-point structure memory device, according to the present invention, and a resistance variable memory device including the resistance variable element, includes a substrate (7) and an interlayer insulating layer (3) formed on the substrate, and have a configuration in which a through-hole (4) is formed to penetrate the interlayer insulating layer, a first resistance variable layer (2) comprising transition metal oxide is formed outside the through-hole, a second resistance variable layer (5) comprising transition metal oxide is formed inside the through-hole, the first resistance variable layer is different in resistivity from the second resistance variable layer, and the first resistance variable layer and the second resistance variable layer are in contact with each other only in an opening (20) of the through-hole which is closer to the substrate.

摘要翻译： 在根据本发明的通孔交叉点结构存储装置中使用的电阻可变元件（100）和包括电阻可变元件的电阻变化存储装置包括基板（7）和层间绝缘层（ 3），并且具有形成贯通层间绝缘层的通孔（4）的构造，在通孔的外侧形成有包含过渡金属氧化物的第一电阻变化层（2）， 在通孔内形成有包含过渡金属氧化物的第二电阻变化层（5），第一电阻变化层的电阻率与第二电阻变化层不同，第一电阻变化层和第二电阻变化层接触 彼此仅在更靠近基板的通孔的开口（20）中。

公开(公告)号：US08389990B2

公开(公告)日：2013-03-05

申请号：US13485203

申请日：2012-05-31

申请人： Takumi Mikawa ,  Yoshio Kawashima ,  Ryoko Miyanaga

发明人： Takumi Mikawa ,  Yoshio Kawashima ,  Ryoko Miyanaga

IPC分类号： H01L29/10

CPC分类号： H01L27/24 ,  H01L27/1021

摘要： A nonvolatile semiconductor memory device of the present invention includes a substrate (1), first wires (2), memory cells each including a resistance variable element (5) and a portion of a diode element (6), second wires (11) which respectively cross the first wires (2) to be perpendicular to the first wires (2) and each of which contains a remaining portion of the diode element (6), and upper wires (13) formed via an interlayer insulating layer (12), respectively, and the first wires (2) are connected to the upper wires (13) via first contacts (14), respectively, and the second wires (11) are connected to the upper wires (13) via second contacts (15), respectively.

摘要翻译： 本发明的非易失性半导体存储器件包括基板（1），第一布线（2），各自包括电阻可变元件（5）和二极管元件（6）的一部分的存储单元，第二布线（11） 分别与第一布线（2）垂直的第一布线（2），并且每个布线包含二极管元件（6）的剩余部分，以及经由层间绝缘层（12）形成的上部布线（13） 并且第一导线（2）分别经由第一触头（14）连接到上导线（13），并且第二导线（11）经由第二触点（15）连接到上导线（13） 分别。

公开(公告)号：US20120091425A1

公开(公告)日：2012-04-19

申请号：US13378570

申请日：2010-06-16

申请人： Yoshio Kawashima ,  Takumi Mikawa

发明人： Yoshio Kawashima ,  Takumi Mikawa

IPC分类号： H01L47/00 ,  H01L21/02

CPC分类号： H01L27/101 ,  H01L27/0688 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1675

摘要： A nonvolatile memory device (10A) comprises an upper electrode layer (2); a lower electrode layer (4); a resistance variable layer (3) sandwiched between the upper electrode layer (2) and the lower electrode layer (4); and a charge diffusion prevention mask (1A) formed on a portion of the upper electrode layer (2); wherein the resistance variable layer (3) includes a first film comprising oxygen-deficient transition metal oxide and a second film comprising oxygen-deficient transition metal oxide which is higher in oxygen content than the first film; at least one of the upper electrode layer (2) and the lower electrode layer (4) comprises a simple substance or alloy of a platinum group element; and the charge diffusion prevention mask (1A) is insulative, and is lower in etching rate of dry etching than the upper electrode layer (2) and the lower electrode layer (4).

摘要翻译： 非易失性存储器件（10A）包括上电极层（2）; 下电极层（4）; 夹在上电极层（2）和下电极层（4）之间的电阻变化层（3）; 和形成在上电极层（2）的一部分上的电荷扩散防止掩模（1A）; 其中所述电阻变化层（3）包括包含缺氧过渡金属氧化物的第一膜和包含缺氧过渡金属氧化物的第二膜，其氧含量高于所述第一膜; 上电极层（2）和下电极层（4）中的至少一个包含铂族元素的单质或合金; 并且电荷扩散防止掩模（1A）是绝缘的，并且干蚀刻的蚀刻速率比上电极层（2）和下电极层（4）低。

公开(公告)号：US20120068148A1

公开(公告)日：2012-03-22

申请号：US13375027

申请日：2011-03-07

申请人： Yoshio Kawashima ,  Takumi Mikawa ,  Yukio Hayakawa

发明人： Yoshio Kawashima ,  Takumi Mikawa ,  Yukio Hayakawa

IPC分类号： H01L47/00 ,  H01L21/02

CPC分类号： H01L45/146 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1675

摘要： A variable resistance nonvolatile memory element capable of suppressing a variation in resistance values is provided. A nonvolatile memory element according to the present invention includes: a silicon substrate (11); a lower electrode layer (102) formed on the silicon substrate (11); a variable resistance layer formed on the lower electrode layer (102); an upper electrode layer (104) formed on the variable resistance layer; a second interlayer insulating layer (19) formed to directly cover at least side surfaces of the lower electrode layer (102) and the variable resistance layer; a stress buffering region layer (105) for buffering a stress on the upper electrode layer (104), the stress buffering region layer being formed to directly cover at least an upper surface and side surfaces of the upper electrode layer (104) and comprising a material having a stress smaller than a stress of an insulating layer used as the second interlayer insulating layer (19); a second contact (16) extending to the upper electrode layer (104); and a wiring pattern (18) connected to the second contact (16).

摘要翻译： 提供了能够抑制电阻值变化的可变电阻非易失性存储元件。 根据本发明的非易失性存储元件包括：硅衬底（11）; 形成在所述硅基板（11）上的下电极层（102）。 形成在所述下电极层（102）上的可变电阻层; 形成在所述可变电阻层上的上电极层（104） 形成为直接覆盖下电极层（102）和可变电阻层的至少侧面的第二层间绝缘层（19） 用于缓冲上电极层（104）上的应力的应力缓冲区层（105），所述应力缓冲区层形成为直接覆盖上电极层（104）的上表面和侧表面，并包括 具有小于用作第二层间绝缘层（19）的绝缘层的应力的应力的材料; 延伸到上电极层（104）的第二触点（16）; 以及连接到第二触点（16）的布线图案（18）。

公开(公告)号：US20050135020A1

公开(公告)日：2005-06-23

申请号：US11060028

申请日：2005-02-16

申请人： Yasunari Sugita ,  Masayoshi Hiramoto ,  Nozomu Matsukawa ,  Mitsuo Satomi ,  Yoshio Kawashima ,  Akihiro Odagawa

发明人： Yasunari Sugita ,  Masayoshi Hiramoto ,  Nozomu Matsukawa ,  Mitsuo Satomi ,  Yoshio Kawashima ,  Akihiro Odagawa

IPC分类号： G01R33/09 ,  G11B5/39 ,  H01F10/14 ,  H01F10/16 ,  H01F10/32 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08 ,  H01L43/10 ,  G11B5/33 ,  G11B5/127

CPC分类号： H01L43/10 ,  B82Y10/00 ,  B82Y25/00 ,  G01R33/093 ,  G11B5/3903 ,  G11B5/3909 ,  G11B5/3916 ,  G11B2005/3996 ,  H01F10/3204 ,  H01F10/3231 ,  H01F10/3254 ,  H01F10/3268 ,  H01F10/3295 ,  Y10T428/115

摘要： The present invention provides a magnetoresistive (MR) element that is excellent in MR ratio and thermal stability and includes at least one magnetic layer including a ferromagnetic material M-X expressed by M100-aXa. Here, M is at least one selected from Fe, Co and Ni, X is expressed by X1bX2c,X3d (X1 is at least one selected from Cu, Ru, Rh, Pd, Ag, Os, Ir, Pt and Au, X2 is at least one selected from Al, Sc, Ti, V, Cr, Mn, Ga, Ge, Y, Zr, Nb, Mo, Hf, Ta, W, Re, Zn and lanthanide series elements, and X3 is at least one selected from Si, B, C, N, O, P and S), and a, b, c and d satisfy 0.05≦a≦60, 0≦b≦60, 0≦c≦30, 0≦d≦20, and a=b+c+d.

摘要翻译： 本发明提供了一种磁阻（MR）元件，它具有优异的MR比和热稳定性，并且包括至少一个包括由M 100-a X表示的铁磁材料MX的磁性层， / SUB>。 这里，M是选自Fe，Co和Ni中的至少一种，X由X 1表示，X 2， X 1，X 3是选自Cu，Ru，Rh，Pd，Ag，Os，Ir中的至少一种 ，Pt和Au，X 2是选自Al，Sc，Ti，V，Cr，Mn，Ga，Ge，Y，Zr，Nb，Mo，Hf，Ta，W中的至少一种， Re，Zn和镧系元素，X 3是选自Si，B，C，N，O，P和S中的至少一种），a，b，c和d满足0.05 < = a <= 60,0 <= b <= 60,0 <= c <= 30,0 <= d <= 20，a = b + c + d。