公开(公告)号：US08984228B2

公开(公告)日：2015-03-17

申请号：US13324053

申请日：2011-12-13

申请人： Yen-Cheng Liu ,  Robert G. Blankenship ,  Geeyarpuram N. Santhanakrishnan ,  Ganapati N. Srinivasa ,  Kenneth C. Creta ,  Sridhar Muthrasanallur ,  Bahaa Fahim

发明人： Yen-Cheng Liu ,  Robert G. Blankenship ,  Geeyarpuram N. Santhanakrishnan ,  Ganapati N. Srinivasa ,  Kenneth C. Creta ,  Sridhar Muthrasanallur ,  Bahaa Fahim

IPC分类号： G06F13/00 ,  G06F13/28 ,  G06F12/08

CPC分类号： G06F12/084 ,  G06F12/0815 ,  G06F12/0831 ,  G06F2212/452 ,  G06F2212/621 ,  Y02D10/13

摘要： In one embodiment, the present invention includes a multicore processor having a plurality of cores, a shared cache memory, an integrated input/output (IIO) module to interface between the multicore processor and at least one IO device coupled to the multicore processor, and a caching agent to perform cache coherency operations for the plurality of cores and the IIO module. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有多个核心的多核处理器，共享高速缓存存储器，用于在多核处理器与耦合到多核处理器的至少一个IO设备之间进行接口的集成输入/输出（IIO）模块，以及 高速缓存代理以对多个核和IIO模块执行高速缓存一致性操作。 描述和要求保护其他实施例。

公开(公告)号：US20140115268A1

公开(公告)日：2014-04-24

申请号：US13976957

申请日：2013-03-15

申请人： Robert Beers ,  Robert G. Blankenship ,  Robert J. Safranek ,  Jeff Willey ,  Robert A. Maddox ,  Aaron T. Spink

发明人： Robert Beers ,  Robert G. Blankenship ,  Robert J. Safranek ,  Jeff Willey ,  Robert A. Maddox ,  Aaron T. Spink

IPC分类号： G06F12/08

CPC分类号： G06F12/0831 ,  G06F12/0828 ,  G06F2212/621

摘要： A coherence protocol message is sent corresponding to a particular cache line. A potential conflict involving the particular cache line is identified and a forward request is sent to a home agent to identify the potential conflict. A forward response can be received in response to the forward request from the home agent and a response to the conflict can be determined.

摘要翻译： 对应于特定高速缓存行发送一个相干协议消息。 识别涉及特定高速缓存行的潜在冲突，并且向归属代理发送转发请求以识别潜在的冲突。 响应于来自归属代理的转发请求可以接收转发响应，并且可以确定对冲突的响应。

公开(公告)号：US20140115208A1

公开(公告)日：2014-04-24

申请号：US13976966

申请日：2013-03-15

申请人： Jeff Willey ,  Robert G. Blankenship ,  Jeffrey C. Swanson

发明人： Jeff Willey ,  Robert G. Blankenship ,  Jeffrey C. Swanson

IPC分类号： G06F13/42

CPC分类号： G06F13/4221 ,  G06F13/4265 ,  H03M13/09

摘要： A link layer control message is generated and included in a flit that is to be sent over a serial data link to a device. The flits sent over the data link are to include a plurality of slots. Control messages can include, in some aspects, a viral alert message, a poison alert message, a credit return message, and acknowledgements.

摘要翻译： 生成链路层控制消息并将其包含在要通过串行数据链路发送到设备的飞行中。 通过数据链路发送的闪烁将包括多个时隙。 在一些方面，控制消息可以包括病毒警报消息，毒药警报消息，信用返回消息和确认。

公开(公告)号：US20140115207A1

公开(公告)日：2014-04-24

申请号：US13976937

申请日：2013-03-27

申请人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Fulvio Spagna ,  Debendra Das Sharma ,  Jeffrey C. Swanson

发明人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Fulvio Spagna ,  Debendra Das Sharma ,  Jeffrey C. Swanson

IPC分类号： G06F13/42

CPC分类号： G06F13/4291 ,  G06F1/24 ,  G06F1/3287 ,  G06F13/1678 ,  G06F13/42 ,  G06F13/4282 ,  G06N99/005

摘要： A periodic control window is embedded in a link layer data stream to be sent over a serial data link, where the control window is configured to provide physical layer information including information for use in initiating state transitions on the data link. The link layer data can be sent during a link transmitting state of the data link and the control window can interrupt the sending of flits. In one aspect, the information includes link width transition data indicating an attempt to change the number of active lanes on the link.

摘要翻译： 周期性控制窗口嵌入在要通过串行数据链路发送的链路层数据流中，其中控制窗口被配置为提供物理层信息，包括用于启动数据链路上的状态转换的信息。 可以在数据链路的链路发送状态期间发送链路层数据，并且控制窗口可以中断发送猝发。 在一个方面，信息包括指示改变链路上的活动车道数目的尝试的链路宽度转换数据。

公开(公告)号：US20140006673A1

公开(公告)日：2014-01-02

申请号：US13536852

申请日：2012-06-28

申请人： Ankush Varma ,  Buck W. Gremel ,  Robert G. Blankenship ,  Krishnakanth V. Sistla ,  Michael F. Cole

发明人： Ankush Varma ,  Buck W. Gremel ,  Robert G. Blankenship ,  Krishnakanth V. Sistla ,  Michael F. Cole

IPC分类号： G06F13/40

CPC分类号： G06F13/4027 ,  G06F1/3203 ,  G06F1/3253 ,  G06F13/4018 ,  G06F13/4221 ,  G06F15/16 ,  Y02D10/151

摘要： Methods and apparatus relating to low-overhead utilization-aware link-width modulation to reduce power consumption in interconnects are described. In one embodiment, a link width modulation logic adjusts the width of an interconnect link. More particularly, the link width modulation logic causes the interconnect link to transition from a first width to a second width based on comparison of a utilization value associated with the interconnect link against at least one of a plurality of utilization threshold values. Other embodiments are also disclosed and claimed.

摘要翻译： 描述了与低开销利用感知链路宽度调制相关的方法和装置，以减少互连中的功耗。 在一个实施例中，链路宽度调制逻辑调整互连链路的宽度。 更具体地，链路宽度调制逻辑使得互连链路基于与互连链路相关联的利用值与多个利用阈值中的至少一个的比较从第一宽度转换到第二宽度。 还公开并要求保护其他实施例。

公开(公告)号：US20130268711A1

公开(公告)日：2013-10-10

申请号：US13994130

申请日：2011-11-29

申请人： Robert J. Safranek ,  Robert G. Blankenship ,  Zhong-Ning Cai

发明人： Robert J. Safranek ,  Robert G. Blankenship ,  Zhong-Ning Cai

IPC分类号： G06F13/16

CPC分类号： G06F13/16 ,  G06F13/1663 ,  G06F13/40 ,  G06F13/4004 ,  G06F13/4022

摘要： Methods, systems, and apparatus for implementing raw memory transactions. An SoC is configured with a plurality of nodes coupled together forming a ring interconnect. Processing cores and memory cache components are operatively coupled to and co-located at respective nodes. The memory cache components include a plurality of last level caches (LLC's) operating as a distributed LLC and a plurality of home agents and caching agents employed for supporting coherent memory transactions. Route-back tables are used to encode memory transactions requests with embedded routing data that is implemented by agents that facilitate data transfers between link interface nodes and memory controllers. Accordingly, memory request data corresponding to raw memory transactions may be routed back to requesting entities using headerless packets.

摘要翻译： 用于实现原始内存事务的方法，系统和装置。 SoC配置有耦合在一起的多个节点，形成环形互连。 处理核心和存储器高速缓存组件可操作地耦合到并位于相应节点处。 存储器高速缓存组件包括作为分布式LLC操作的多个最后级别缓存（LLC）和用于支持相干存储器事务的多个归属代理和高速缓存代理。 路由表用于使用便于在链路接口节点和存储器控制器之间进行数据传输的代理实现的嵌入式路由数据对内存事务请求进行编码。 因此，对应于原始存储器事务的存储器请求数据可以使用无头段分组路由回请求实体。

公开(公告)号：US20130132683A1

公开(公告)日：2013-05-23

申请号：US13713614

申请日：2012-12-13

申请人： Jasmin Ajanovic ,  Mahesh Wagh ,  Prashant Sethi ,  Debendra Das Sharma ,  David J. Harriman ,  Mark B. Rosenbluth ,  Ajay V. Bhatt ,  Peter Barry ,  Scott Dion Rodgers ,  Anil Vasudevan ,  Sridhar Muthrasanallur ,  James Akiyama ,  Robert G. Blankenship ,  Ohad Falik ,  Avi Mendelson ,  Ilan Pardo ,  Eran Tamari ,  Eliezer Weissmann ,  Doron Shamia

发明人： Jasmin Ajanovic ,  Mahesh Wagh ,  Prashant Sethi ,  Debendra Das Sharma ,  David J. Harriman ,  Mark B. Rosenbluth ,  Ajay V. Bhatt ,  Peter Barry ,  Scott Dion Rodgers ,  Anil Vasudevan ,  Sridhar Muthrasanallur ,  James Akiyama ,  Robert G. Blankenship ,  Ohad Falik ,  Avi Mendelson ,  Ilan Pardo ,  Eran Tamari ,  Eliezer Weissmann ,  Doron Shamia

IPC分类号： G06F12/08

CPC分类号： G06F12/0831 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3253 ,  G06F12/0815 ,  G06F13/385 ,  G06F13/4045 ,  G06F13/4068 ,  G06F13/4265 ,  G06F2212/621 ,  H04L12/66 ,  Y02D10/126 ,  Y02D10/151

摘要： A method and apparatus forenhancing/extending a serial point-to-point interconnect architecture, such as Peripheral Component Interconnect Express (PCIe) is herein described. Temporal and locality caching hints and prefetching hints are provided to improve system wide caching and prefetching. Message codes for atomic operations to arbitrate ownership between system devices/resources are included to allow efficient access/ownership of shared data. Loose transaction ordering provided for while maintaining corresponding transaction priority to memory locations to ensure data integrity and efficient memory access. Active power sub-states and setting thereof is included to allow for more efficient power management. And, caching of device local memory in a host address space, as well as caching of system memory in a device local memory address space is provided for to improve bandwidth and latency for memory accesses.

公开(公告)号：US08046539B2

公开(公告)日：2011-10-25

申请号：US12479541

申请日：2009-06-05

申请人： Robert T. George ,  Mathew A. Lambert ,  Tony S. Rand ,  Robert G. Blankenship ,  Kenneth C. Creta

发明人： Robert T. George ,  Mathew A. Lambert ,  Tony S. Rand ,  Robert G. Blankenship ,  Kenneth C. Creta

IPC分类号： G06F12/08

CPC分类号： G06F12/0835 ,  G06F12/082

摘要： A method and apparatus for the synchronization of distributed caches. More particularly, the present invention to cache memory systems and more particularly to a hierarchical caching protocol suitable for use with distributed caches, including use within a caching input/output (I/O) hub.

摘要翻译： 一种用于同步分布式缓存的方法和装置。 更具体地，本发明涉及缓存存储器系统，更具体地涉及适用于分布式高速缓存的分层缓存协议，包括在高速缓存输入/输出（I / O）集线器内的使用。

公开(公告)号：US20090240894A1

公开(公告)日：2009-09-24

申请号：US12479541

申请日：2009-06-05

申请人： Robert T. George ,  Mathew A. Lambert ,  Tony S. Rand ,  Robert G. Blankenship ,  Kenneth C. Creta

发明人： Robert T. George ,  Mathew A. Lambert ,  Tony S. Rand ,  Robert G. Blankenship ,  Kenneth C. Creta

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0835 ,  G06F12/082

摘要： A method and apparatus for the synchronization of distributed caches. More particularly, the present invention to cache memory systems and more particularly to a hierarchical caching protocol suitable for use with distributed caches, including use within a caching input/output (I/O) hub.

摘要翻译： 一种用于同步分布式缓存的方法和装置。 更具体地，本发明涉及缓存存储器系统，更具体地涉及适用于分布式高速缓存的分层缓存协议，包括在高速缓存输入/输出（I / O）集线器内的使用。

公开(公告)号：US07360027B2

公开(公告)日：2008-04-15

申请号：US10966231

申请日：2004-10-15

申请人： Ramakrishna Huggahalli ,  Brannon J. Batson ,  Raymond S. Tetrick ,  Robert G. Blankenship

发明人： Ramakrishna Huggahalli ,  Brannon J. Batson ,  Raymond S. Tetrick ,  Robert G. Blankenship

IPC分类号： G06F12/00

CPC分类号： G06F9/383 ,  G06F9/345 ,  G06F12/0862 ,  G06F2212/6028

摘要： An arrangement is provided for an external agent to initiate data prefetches from a system memory to a cache associated with a target processor, which needs the data to execute a program, in a computing system. When the external agent has data, it may create and issue a prefetch directive. The prefetch directive may be sent along with system interconnection transactions or sent as a separate transaction to devices including the target processor in the system. When receiving and recognizing the prefetch directive, a hardware prefetcher associated with the target processor may issue a request to the system memory to prefetch data to the cache. The target processor can access data in the cache more efficiently than it accesses data in the system memory. Some pre-processing may also be associated with the data prefetch.

摘要翻译： 提供了一种用于外部代理在计算系统中启动从系统存储器到与目标处理器相关联的高速缓存（其需要数据执行程序）的安排。 外部代理具有数据时，可能会创建并发出预取指令。 预取指令可以与系统互连事务一起发送，或作为单独事务发送到包括系统中的目标处理器的设备。 当接收和识别预取指令时，与目标处理器相关联的硬件预取器可以向系统存储器发出请求以将数据预取到高速缓存。 目标处理器可以比访问系统内存中的数据更有效地访问高速缓存中的数据。 一些预处理也可能与数据预取相关联。