公开(公告)号：US09960917B2

公开(公告)日：2018-05-01

申请号：US13995453

申请日：2011-12-22

申请人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： G06F9/30 ,  H04L9/28 ,  H04L9/06

CPC分类号： H04L9/0631 ,  G06F9/30007 ,  G06F9/3001 ,  G06F9/30036 ,  H04L9/0643

摘要： A method is described. The method includes iteratively performing for each position in a result matrix stored in a third register, multiplying a value at a matrix position stored in a first register with a value at a matrix position stored in a second register to obtain a first multiplicative value, where the positions in the first register and the second register are determined by the position in the result matrix and performing an exclusive or (XOR) operation with the first multiplicative value and a value stored at a result matrix position stored in the third register to obtain a result value.

公开(公告)号：US09772845B2

公开(公告)日：2017-09-26

申请号：US13976184

申请日：2011-12-13

申请人： Kirk S. Yap ,  Gilbert M. Wolrich ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Kirk S. Yap ,  Gilbert M. Wolrich ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： G06F9/30 ,  H04L9/06

CPC分类号： G06F9/30145 ,  H04L9/0643 ,  H04L2209/122

摘要： A processor includes a plurality of registers, an instruction decoder to receive an instruction to process a KECCAK state cube of data representing a KECCAK state of a KECCAK hash algorithm, to partition the KECCAK state cube into a plurality of subcubes, and to store the subcubes in the plurality of registers, respectively, and an execution unit coupled to the instruction decoder to perform the KECCAK hash algorithm on the plurality of subcubes respectively stored in the plurality of registers in a vector manner.

公开(公告)号：US09405537B2

公开(公告)日：2016-08-02

申请号：US13997186

申请日：2011-12-22

申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Vinodh Gopal ,  Wajdi K. Feghali ,  Sean M. Gulley ,  Martin G. Dixon

发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Vinodh Gopal ,  Wajdi K. Feghali ,  Sean M. Gulley ,  Martin G. Dixon

IPC分类号： G06F9/30 ,  H04L9/06 ,  G06F9/38

CPC分类号： G06F9/30029 ,  G06F9/30007 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3895 ,  H04L9/0643

摘要： An apparatus is described that includes an execution unit within an instruction pipeline. The execution unit has multiple stages of a circuit that includes a) and b) as follows. a) a first logic circuitry section having multiple mix logic sections each having: i) a first input to receive a first quad word and a second input to receive a second quad word; ii) an adder having a pair of inputs that are respectively coupled to the first and second inputs; iii) a rotator having a respective input coupled to the second input; iv) an XOR gate having a first input coupled to an output of the adder and a second input coupled to an output of the rotator. b) permute logic circuitry having inputs coupled to the respective adder and XOR gate outputs of the multiple mix logic sections.

摘要翻译： 描述了包括指令流水线内的执行单元的装置。 执行单元具有包括a）和b）的电路的多个级，如下所述。 a）具有多个混合逻辑部分的第一逻辑电路部分，每个混合逻辑部分具有：i）用于接收第一四进制字的第一输入和用于接收第二四字的第二输入; ii）具有分别耦合到第一和第二输入的一对输入的加法器; iii）具有耦合到第二输入的相应输入的旋转器; iv）具有耦合到加法器的输出的第一输入和耦合到转子的输出的第二输入的异或门。 b）具有耦合到多个混合逻辑部分的相应加法器和异或门输出的输入的置换逻辑电路。

公开(公告)号：US09203887B2

公开(公告)日：2015-12-01

申请号：US13994129

申请日：2011-12-23

申请人： Vinodh Gopal ,  Jim D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Deniz Karakoyunlu ,  Erdinc Ozturk ,  Martin Dixon ,  Kahraman Akdemir

发明人： Vinodh Gopal ,  Jim D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Deniz Karakoyunlu ,  Erdinc Ozturk ,  Martin Dixon ,  Kahraman Akdemir

IPC分类号： H04L29/06 ,  H04W28/06 ,  H03M7/30

CPC分类号： H04L65/607 ,  H03M7/30 ,  H03M7/3086 ,  H04L65/608 ,  H04L69/04 ,  H04L69/22 ,  H04W28/06

摘要： Methods and apparatus for processing bitstreams and byte streams. According to one aspect, bitstream data is compressed using coalesced string match tokens with delayed matching. A matcher is employed to perform search string match operations using a shortened maximum string length search criteria, resulting in generation of a token stream having data and literal data. A distance match operation is performed on sequentially adjacent tokens to determine if they contain the same distance data. If they do, the len values of the tokens are added through use of a coalesce buffer. Upon detection of a distance non-match, a final coalesced length of a matching string is calculated and output along with the prior matching distance as a coalesced token. Also disclosed is a scheme for writing variable-length tokens into a bitstream under which token data is input into a bit accumulator and written to memory (or cache to be subsequently written to memory) as each token is processed in a manner that eliminates branch mispredict operations associated with detecting whether the bit accumulator is full or close to full.

摘要翻译： 用于处理比特流和字节流的方法和装置。 根据一个方面，使用具有延迟匹配的合并字符串匹配令牌来压缩比特流数据。 使用匹配器来执行搜索字符串匹配操作，使用缩短的最大字符串长度搜索条件，导致生成具有数据和文字数据的令牌流。 对顺序相邻的令牌执行距离匹配操作，以确定它们是否包含相同的距离数据。 如果这样做，令牌的len值通过使用合并缓冲区来添加。 在检测到距离不匹配时，计算匹配串的最终合并长度，并将其与先前匹配距离一起作为合并令牌输出。 还公开了一种用于将可变长度令牌写入比特流的方案，在该比特流中，令牌数据被输入到比特累加器中，并且以消除分支错误预测的方式将每个令牌进行处理，并将其写入存储器（或高速缓存以随后写入存储器） 检测位累加器是满或接近满的操作。

公开(公告)号：US09100184B2

公开(公告)日：2015-08-04

申请号：US13976741

申请日：2011-12-22

申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： H04L29/00 ,  H04L9/28 ,  H04L9/06 ,  G06F21/72

CPC分类号： H04L9/28 ,  G06F9/30007 ,  G06F9/30036 ,  G06F21/72 ,  H04L9/0643 ,  H04L2209/122

摘要： A method of an aspect includes receiving an instruction indicating a first source having at least one set of four state matrix data elements, which represent a complete set of four inputs to a G function of a cryptographic hashing algorithm. The algorithm uses a sixteen data element state matrix, and alternates between updating data elements in columns and diagonals. The instruction also indicates a second source having data elements that represent message and constant data. In response to the instruction, a result is stored in a destination indicated by the instruction. The result includes updated state matrix data elements including at least one set of four updated state matrix data elements. Each of the four updated state matrix data elements represents a corresponding one of the four state matrix data elements of the first source, which has been updated by the G function.

摘要翻译： 一种方面的方法包括：接收指示具有至少一组四个状态矩阵数据元素的第一源的指令，其表示对密码散列算法的G函数的四个输入的完整集合。 该算法使用十六个数据元素状态矩阵，并在列和对角线之间更新数据元素。 该指令还指示具有表示消息和常数数据的数据元素的第二源。 响应该指令，结果存储在指令指示的目的地中。 结果包括更新的状态矩阵数据元素，包括至少一组四个更新的状态矩阵数据元素。 四个更新的状态矩阵数据元素中的每一个表示已由G功能更新的第一源的四个状态矩阵数据元素中的相应一个。

公开(公告)号：US08954754B2

公开(公告)日：2015-02-10

申请号：US13976293

申请日：2011-12-22

申请人： Kirk S. Yap ,  Gilbert M. Wolrich ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Kirk S. Yap ,  Gilbert M. Wolrich ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： H04L9/00 ,  G06F21/60 ,  H04L9/32

CPC分类号： G06F21/602 ,  G06F9/30007 ,  H04L9/0643 ,  H04L9/3239 ,  H04L2209/122

摘要： A processor includes an instruction decoder to receive a first instruction to process a SHA-1 hash algorithm, the first instruction having a first operand to store a SHA-1 state, a second operand to store a plurality of messages, and a third operand to specify a hash function, and an execution unit coupled to the instruction decoder to perform a plurality of rounds of the SHA-1 hash algorithm on the SHA-1 state specified in the first operand and the plurality of messages specified in the second operand, using the hash function specified in the third operand.

摘要翻译： 处理器包括指令解码器，用于接收处理SHA-1散列算法的第一指令，所述第一指令具有用于存储SHA-1状态的第一操作数，存储多个消息的第二操作数和第三操作数， 指定散列函数，以及执行单元，其耦合到指令解码器，以在第一操作数中指定的SHA-1状态和第二操作数中指定的多个消息中执行多轮SHA-1散列算法，使用 第三个操作数中指定的散列函数。

公开(公告)号：US20140156790A1

公开(公告)日：2014-06-05

申请号：US13994129

申请日：2011-12-23

申请人： Vinodh Gopal ,  Jim D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghail ,  Deniz Karakoyunlu ,  Erdinc Ozturk ,  Martin Dixon ,  Kahraman Akdemir

发明人： Vinodh Gopal ,  Jim D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghail ,  Deniz Karakoyunlu ,  Erdinc Ozturk ,  Martin Dixon ,  Kahraman Akdemir

IPC分类号： H04L29/06

CPC分类号： H04L65/607 ,  H03M7/30 ,  H03M7/3086 ,  H04L65/608 ,  H04L69/04 ,  H04L69/22 ,  H04W28/06

摘要： Methods and apparatus for processing bitstreams and byte streams. According to one aspect, bitstream data is compressed using coalesced string match tokens with delayed matching. A matcher is employed to perform search string match operations using a shortened maximum string length search criteria, resulting in generation of a token stream having data and literal data. A distance match operation is performed on sequentially adjacent tokens to determine if they contain the same distance data. If they do, the len values of the tokens are added through use of a coalesce buffer. Upon detection of a distance non-match, a final coalesced length of a matching string is calculated and output along with the prior matching distance as a coalesced token. Also disclosed is a scheme for writing variable-length tokens into a bitstream under which token data is input into a bit accumulator and written to memory (or cache to be subsequently written to memory) as each token is processed in a manner that eliminates branch mispredict operations associated with detecting whether the bit accumulator is full or close to full.

摘要翻译： 用于处理比特流和字节流的方法和装置。 根据一个方面，使用具有延迟匹配的合并字符串匹配令牌来压缩比特流数据。 使用匹配器来执行搜索字符串匹配操作，使用缩短的最大字符串长度搜索条件，导致生成具有数据和文字数据的令牌流。 对顺序相邻的令牌执行距离匹配操作，以确定它们是否包含相同的距离数据。 如果这样做，令牌的len值通过使用合并缓冲区来添加。 在检测到距离不匹配时，计算匹配串的最终合并长度，并将其与先前匹配距离一起作为合并令牌输出。 还公开了一种用于将可变长度令牌写入比特流的方案，在该比特流中，令牌数据被输入到比特累加器中，并且以消除分支错误预测的方式将每个令牌进行处理，并将其写入存储器（或高速缓存以随后写入存储器） 检测位累加器是满或接近满的操作。

公开(公告)号：US20140082328A1

公开(公告)日：2014-03-20

申请号：US13617021

申请日：2012-09-14

申请人： Vinodh Gopal ,  Erdinc Ozturk ,  James D. Guilford ,  Gilbert M. Wolrich

发明人： Vinodh Gopal ,  Erdinc Ozturk ,  James D. Guilford ,  Gilbert M. Wolrich

IPC分类号： G06F9/302 ,  G06F9/30

CPC分类号： G06F9/3001 ,  G06F7/5443 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/34 ,  G06F9/3887

摘要： According to one embodiment, a processor includes an instruction decoder to receive an instruction to process a multiply-accumulate operation, the instruction having a first operand, a second operand, a third operand, and a fourth operand. The first operand is to specify a first storage location to store an accumulated value; the second operand is to specify a second storage location to store a first value and a second value; and the third operand is to specify a third storage location to store a third value. The processor further includes an execution unit coupled to the instruction decoder to perform the multiply-accumulate operation to multiply the first value with the second value to generate a multiply result and to accumulate the multiply result and at least a portion of a third value to an accumulated value based on the fourth operand.

摘要翻译： 根据一个实施例，处理器包括指令解码器，用于接收处理多重累积运算的指令，该指令具有第一操作数，第二操作数，第三操作数和第四操作数。 第一个操作数是指定一个存储累积值的第一个存储位置; 第二操作数是指定存储第一值和第二值的第二存储位置; 并且第三操作数是指定存储第三值的第三存储位置。 所述处理器还包括执行单元，其耦合到所述指令解码器以执行所述乘法运算，以将所述第一值乘以所述第二值以产生乘法结果，并将乘法结果和第三值的至少一部分累积到 基于第四操作数的累计值。

公开(公告)号：US20130326201A1

公开(公告)日：2013-12-05

申请号：US13995494

申请日：2011-12-22

申请人： Vinodh Gopal ,  James d. Guilford ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon ,  Robert S. Chappell

发明人： Vinodh Gopal ,  James d. Guilford ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon ,  Robert S. Chappell

IPC分类号： G06F9/30

CPC分类号： G06F9/30043 ,  G06F9/30018 ,  G06F9/34

摘要： An apparatus and method are described for processing bit streams using bit-oriented instructions. For example, a method according to one embodiment includes the operations of: executing an instruction to get bits for an operation, the instruction identifying a start bit address and a number of bits to be retrieved; retrieving the bits identified by the start bit address and number of bits from a bit-oriented register or cache; and performing a sequence of specified bit operations on the retrieved bits to generate results.

摘要翻译： 描述了一种用于使用面向位的指令来处理比特流的装置和方法。 例如，根据一个实施例的方法包括以下操作：执行用于获得用于操作的比特的指令，所述指令标识起始比特地址和要检索的比特数; 从面向比特的寄存器或高速缓存中检索由起始位地址和位数标识的位; 并对所检索的位执行指定位操作的序列以产生结果。

公开(公告)号：US08380767B2

公开(公告)日：2013-02-19

申请号：US11772172

申请日：2007-06-30

申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

IPC分类号： G06F7/72

CPC分类号： G06F7/724

摘要： Basis conversion from polynomial-basis form to normal-basis form is provided for both generic polynomials and special irreducible polynomials in the form of “all ones”, referred to as “all-ones-polynomials” (AOP). Generation and storing of large matrices is minimized by creating matrices on the fly, or by providing an alternate means of computing a result with minimal hardware extensions.

摘要翻译： 对于通用多项式和以全1形式的特殊不可约多项式，提供了从多项式基形式到正态形式的基础转换，称为全要素多项式（AOP）。 通过在飞行中创建矩阵，或者通过提供以最小的硬件扩展来计算结果的替代方法来最小化大矩阵的生成和存储。