公开(公告)号：US09275598B2

公开(公告)日：2016-03-01

申请号：US12859888

申请日：2010-08-20

申请人： Nang-Ping Tu ,  Fu-Lung Hsueh ,  Mingo Liu

发明人： Nang-Ping Tu ,  Fu-Lung Hsueh ,  Mingo Liu

IPC分类号： G09G3/36 ,  H03M1/68 ,  H03M1/72 ,  H03M1/76 ,  H03M1/80

CPC分类号： G09G3/3696 ,  G09G3/3688 ,  G09G2310/027 ,  H03M1/687 ,  H03M1/72 ,  H03M1/76 ,  H03M1/804 ,  H03M1/806

摘要： A two-stage digital-to-analog converter for outputting an analog voltage in response to a M-bit digital input code includes a two-bit serial charge redistribution digital-to-analog converter having a high reference voltage input node for receiving a high reference voltage and a low reference voltage input node for receiving a low reference voltage, and a voltage selector. The voltage selector sets the high reference voltage and low reference voltage to selected levels depending on at least a portion of the M-bit digital input code.

摘要翻译： 用于响应于M位数字输入代码输出模拟电压的两级数模转换器包括具有高参考电压输入节点的两位串行电荷再分配数模转换器，用于接收高电平 参考电压和用于接收低参考电压的低参考电压输入节点，以及电压选择器。 电压选择器将高参考电压和低参考电压设置为所选电平，这取决于至少一部分M位数字输入代码。

公开(公告)号：US08981979B2

公开(公告)日：2015-03-17

申请号：US13466608

申请日：2012-05-08

申请人： Nang-Ping Tu ,  Fu-Lung Hsueh ,  Mingo Liu ,  I-Fey Wang

发明人： Nang-Ping Tu ,  Fu-Lung Hsueh ,  Mingo Liu ,  I-Fey Wang

IPC分类号： H03M1/66 ,  G09G3/36 ,  H03M1/76

CPC分类号： H03M1/66 ,  G09G3/3648 ,  G09G3/3685 ,  G09G2310/027 ,  G09G2310/0286 ,  G09G2310/0289 ,  G09G2310/0294 ,  H03M1/662 ,  H03M1/765

摘要： An integrated circuit includes a digital-to-analog converter (DAC) circuit including at least one first channel type DAC and at least one second channel type DAC. The integrated circuit includes a plurality of sample and hold (S/H) circuits. Each of the S/H circuits is coupled with the DAC circuit. The S/H circuits are capable of receiving signals from the DAC circuit and outputting the signals in parallel.

摘要翻译： 集成电路包括数模转换器（DAC）电路，其包括至少一个第一通道类型DAC和至少一个第二通道类型DAC。 集成电路包括多个采样和保持（S / H）电路。 每个S / H电路与DAC电路耦合。 S / H电路能够从DAC电路接收信号并并行输出信号。

公开(公告)号：US08835246B2

公开(公告)日：2014-09-16

申请号：US13035533

申请日：2011-02-25

申请人： Chan-Hong Chern ,  Fu-Lung Hsueh

发明人： Chan-Hong Chern ,  Fu-Lung Hsueh

IPC分类号： H01L27/088 ,  H01L27/06

CPC分类号： H01L27/0629 ,  H01L27/1207 ,  H01L28/20 ,  H01L29/42364 ,  H01L29/42372 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/4975

摘要： A method of forming an integrated circuit includes forming at least one transistor over a substrate. The at least one transistor includes a first gate dielectric structure disposed over a substrate. A work-function metallic layer is disposed over the first gate dielectric structure. A conductive layer is disposed over the work-function metallic layer. A source/drain (S/D) region is disposed adjacent to each sidewall of the first gate dielectric structure. At least one resistor structure is formed over the substrate. The at least one resistor structure includes a first doped semiconductor layer disposed over the substrate. The at least one resistor structure does not include any work-function metallic layer between the first doped semiconductor layer and the substrate.

摘要翻译： 形成集成电路的方法包括在衬底上形成至少一个晶体管。 所述至少一个晶体管包括设置在衬底上的第一栅极电介质结构。 工作功能金属层设置在第一栅极电介质结构上。 导电层设置在功函数金属层上。 源极/漏极（S / D）区域邻近第一栅极电介质结构的每个侧壁设置。 在衬底上形成至少一个电阻器结构。 所述至少一个电阻器结构包括设置在所述衬底上的第一掺杂半导体层。 至少一个电阻器结构不包括在第一掺杂半导体层和衬底之间的任何功函数金属层。

公开(公告)号：US08816732B2

公开(公告)日：2014-08-26

申请号：US13530136

申请日：2012-06-22

申请人： Chan-Hong Chern ,  Tao Wen Chung ,  Ming-Chieh Huang ,  Chih-Chang Lin ,  Tsung-Ching Huang ,  Fu-Lung Hsueh

发明人： Chan-Hong Chern ,  Tao Wen Chung ,  Ming-Chieh Huang ,  Chih-Chang Lin ,  Tsung-Ching Huang ,  Fu-Lung Hsueh

IPC分类号： H03L7/06

CPC分类号： H03L7/103 ,  H03L7/097 ,  H03L7/0995 ,  H03L7/1072 ,  H03L7/18 ,  H03L2207/06

摘要： A circuit includes a capacitive-load voltage controlled oscillator having an input configured to receive a first input signal and an output configured to output an oscillating output signal. A calibration circuit is coupled to the voltage controlled oscillator and is configured to output one or more control signals to the capacitive-load voltage controlled oscillator for adjusting a frequency of the oscillating output signal. The calibration circuit is configured to output the one or more control signals in response to a comparison of an input voltage to at least one reference voltage.

摘要翻译： 电路包括电容负载压控振荡器，其具有被配置为接收第一输入信号的输入和被配置为输出振荡输出信号的输出。 校准电路耦合到压控振荡器，并被配置为将一个或多个控制信号输出到电容负载压控振荡器，用于调整振荡输出信号的频率。 校准电路被配置为响应于输入电压与至少一个参考电压的比较而输出一个或多个控制信号。

公开(公告)号：US20140038085A1

公开(公告)日：2014-02-06

申请号：US13562436

申请日：2012-07-31

申请人： Chan-Hong Chern ,  Tao Wen Chung ,  Ming-Chieh Huang ,  Chih-Chang Lin ,  Tsung-Ching (Jim) Huang ,  Fu-Lung Hsueh

发明人： Chan-Hong Chern ,  Tao Wen Chung ,  Ming-Chieh Huang ,  Chih-Chang Lin ,  Tsung-Ching (Jim) Huang ,  Fu-Lung Hsueh

IPC分类号： G06F17/50 ,  G03F1/68

CPC分类号： G03F7/70466 ,  G03F7/70433 ,  G06F17/5077

摘要： Some aspects of the present disclosure provide for a method of automatically balancing mask misalignment for multiple patterning layers to minimize the consequences of mask misalignment. In some embodiments, the method defines a routing grid for one or more double patterning layers within an IC layout. The routing grid has a plurality of vertical grid lines extending along a first direction and a plurality of horizontal grid lines extending along a second, orthogonal direction. Alternating lines of the routing grid in a given direction (e.g., the horizontal and vertical direction) are assigned different colors. Shapes on the double patterning layers are then routed along the routing grid in a manner that alternates between different colored grid lines. By routing in such a manner, variations in capacitive coupling caused by mask misalignment are reduced.

摘要翻译： 本公开的一些方面提供了一种自动平衡多个图案化层的掩模未对准的方法，以最小化掩模未对准的后果。 在一些实施例中，该方法定义了IC布局内的一个或多个双图案化层的布线网格。 路由网格具有沿着第一方向延伸的多个垂直网格线和沿着第二正交方向延伸的多个水平网格线。 在给定方向（例如，水平和垂直方向）上布线网格的交替线被分配不同的颜色。 然后双重图案化层上的形状沿着布线网格以不同颜色的网格线之间交替的方式布线。 通过以这种方式进行布线，减少了由掩模未对准引起的电容耦合的变化。

公开(公告)号：US20140028407A1

公开(公告)日：2014-01-30

申请号：US13558670

申请日：2012-07-26

申请人： Chan-Hong Chern ,  Tao Wen Chung ,  Chih-Chang Lin ,  Ming-Chieh Huang ,  Tsung-Ching Huang ,  Fu-Lung Hsueh

发明人： Chan-Hong Chern ,  Tao Wen Chung ,  Chih-Chang Lin ,  Ming-Chieh Huang ,  Tsung-Ching Huang ,  Fu-Lung Hsueh

IPC分类号： H03B5/12

CPC分类号： G06F1/10 ,  H03B5/12 ,  H03B5/32 ,  H03K5/15

摘要： The present disclosure relates to a resonant clock system having a driver component, a clock load capacitor, and a reconfigurable inductor array. The driver component generates a driven input signal. The clock load capacitor is configured to receive the driven input signal. The inductor array is configured to have an effective inductance according to a selected frequency. The inductor array also generates a resonant signal at the selected frequency using the effective inductance.

摘要翻译： 本公开涉及具有驱动器部件，时钟负载电容器和可重构电感器阵列的谐振时钟系统。 驱动器组件产生驱动输入信号。 时钟负载电容器被配置为接收驱动输入信号。 电感器阵列被配置为具有根据选定频率的有效电感。 电感器阵列还使用有效电感在选定频率处产生谐振信号。

公开(公告)号：US08627253B2

公开(公告)日：2014-01-07

申请号：US12766732

申请日：2010-04-23

申请人： Tzu-Jin Yeh ,  Kal-Wen Tan ,  Chewn-Pu Jou ,  Sally Liu ,  Fu-Lung Hsueh

发明人： Tzu-Jin Yeh ,  Kal-Wen Tan ,  Chewn-Pu Jou ,  Sally Liu ,  Fu-Lung Hsueh

IPC分类号： G06F17/50

CPC分类号： G06F17/5036 ,  G06F2217/82

摘要： In accordance with an embodiment, a method for substrate noise analysis comprises using a first processor based system, creating and simulating a circuit schematic comprising a multi-terminal model of a transistor, and thereafter, creating a layout based on properties represented in the circuit schematic and simulation results of the simulating. The multi-terminal model comprises a source terminal, a gate terminal, a drain terminal, a body terminal, and a guard-ring terminal.

摘要翻译： 根据实施例，用于衬底噪声分析的方法包括使用基于第一处理器的系统，创建和模拟包括晶体管的多端子模型的电路原理图，然后基于电路原理图中所示的特性创建布局 和仿真结果的模拟。 多端子模型包括源极端子，栅极端子，漏极端子，主体端子和保护环端子。

公开(公告)号：US08549922B2

公开(公告)日：2013-10-08

申请号：US12720813

申请日：2010-03-10

申请人： Alexander Kalnitsky ,  Fu-Lung Hsueh

发明人： Alexander Kalnitsky ,  Fu-Lung Hsueh

IPC分类号： G01P15/125

CPC分类号： G01B7/003 ,  A63F13/06 ,  A63F13/211 ,  A63F13/24 ,  A63F2300/1043 ,  A63F2300/105 ,  G01P3/52 ,  G01P15/125 ,  G01P15/16

摘要： An apparatus for detecting mechanical displacement in a micro-electromechanical system includes a capacitor having first and second plates spaced from one another, the first and second plates having different work functions and being electrically connected with each other. The capacitor plates are movable with respect to one another such that a spacing between the plates changes in response to a force. A current through the capacitor represents a rate of change in the spacing between the plates at a given time.

摘要翻译： 一种用于检测微机电系统中的机械位移的装置包括具有彼此间隔开的第一和第二板的电容器，所述第一和第二板具有不同的功函数并且彼此电连接。 电容器板可以相对于彼此移动，使得板之间的间隔响应于力而变化。 通过电容器的电流表示给定时间间板间距的变化率。

公开(公告)号：US08539388B2

公开(公告)日：2013-09-17

申请号：US12852664

申请日：2010-08-09

申请人： Chewn-Pu Jou ,  Ming-Tsun Lin ,  Fu-Lung Hsueh ,  Shauh-Teh Juang

发明人： Chewn-Pu Jou ,  Ming-Tsun Lin ,  Fu-Lung Hsueh ,  Shauh-Teh Juang

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F17/505 ,  G06F2217/78

摘要： A layout system is described comprising a layout unit configured to layout cells in a mask design for a semiconductor chip based on library cells for a specified process node; a non-critical path determination unit configured to determine a non-critical path in the semiconductor chip; a cell determination unit configured to determine a group of cells in the mask design that form a part of the non-critical path and determine the corresponding library cell for at least one of the group of cells; a library cell modifying unit configured to modify one or more corresponding library cells to form a corresponding modified library cell; and a cell replacement unit configured to replace a library cell in the group of cells in the mask design that form a part of the non-critical path with the corresponding modified library cell.

摘要翻译： 描述布局系统，其包括布局单元，其被配置为基于用于指定处理节点的库单元为半导体芯片的掩模设计布置单元; 非关键路径确定单元，被配置为确定半导体芯片中的非关键路径; 细胞确定单元，被配置为确定所述掩模设计中形成所述非关键路径的一部分的一组细胞，并确定所述细胞组中的至少一个的相应库细胞; 文库细胞修饰单元，被配置为修饰一个或多个相应的文库细胞以形成相应的修饰的文库细胞; 以及细胞置换单元，被配置为用形成所述非关键路径的一部分的掩模设计中的所述细胞组中的库单元替换相应的修改的库单元。

公开(公告)号：US08451033B2

公开(公告)日：2013-05-28

申请号：US12967160

申请日：2010-12-14

申请人： Po-Yi Wu ,  Hsieh-Hung Hsieh ,  Ho-Hsiang Chen ,  Tzu-Jin Yeh ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

发明人： Po-Yi Wu ,  Hsieh-Hung Hsieh ,  Ho-Hsiang Chen ,  Tzu-Jin Yeh ,  Chewn-Pu Jou ,  Fu-Lung Hsueh

IPC分类号： H03B19/00

CPC分类号： H03B19/00

摘要： A millimeter-wave wideband frequency doubler stage for use in a distributed frequency doubler includes: a differential input pair of transistors, each transistor having respective gate, drain and source terminals, wherein the source terminals are coupled together to a first power supply node and the drain terminals are coupled together at a first node to a second power supply node; first and second pairs of bandpass gate lines coupled to the gate terminals of the transistors; and a pair of bandpass drain lines coupled to the drain terminals of the transistors.

摘要翻译： 用于分布式倍频器的毫米波宽带倍频器级包括：差分输入对晶体管，每个晶体管具有相应的栅极，漏极和源极端子，其中源极端子耦合到第一电源节点，并且 漏极端子在第一节点耦合到第二电源节点; 耦合到晶体管的栅极端子的第一和第二对带通栅极线; 以及耦合到晶体管的漏极端子的一对带通漏极线。