公开(公告)号：US08301945B2

公开(公告)日：2012-10-30

申请号：US13225240

申请日：2011-09-02

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

IPC分类号： G01R31/28

CPC分类号： G01R31/318547 ,  G01R31/318335

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to generate test patterns for testing integrated circuits. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) environment). Certain embodiments of the disclosed technology can reduce the switching rates, and thus the power dissipation, in scan chains with no hardware modification. Other embodiments use specialized decompression hardware and compression techniques to achieve low power testing.

摘要翻译： 以下公开了用于产生用于测试集成电路的测试图案的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（EDT）环境）集成）。 所公开的技术的某些实施例可以在没有硬件修改的情况下降低扫描链中的开关速率，从而降低功耗。 其他实施例使用专门的减压硬件和压缩技术来实现低功率测试。

公开(公告)号：US08015461B2

公开(公告)日：2011-09-06

申请号：US12641150

申请日：2009-12-17

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

IPC分类号： G01R31/28

CPC分类号： G01R31/318547 ,  G01R31/318335

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to generate test patterns for testing integrated circuits. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) environment). Certain embodiments of the disclosed technology can reduce the switching rates, and thus the power dissipation, in scan chains with no hardware modification. Other embodiments use specialized decompression hardware and compression techniques to achieve low power testing.

摘要翻译： 以下公开了用于产生用于测试集成电路的测试图案的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）环境）集成。 所公开的技术的某些实施例可以在没有硬件修改的情况下降低扫描链中的开关速率，从而降低功耗。 其他实施例使用专门的减压硬件和压缩技术来实现低功率测试。

公开(公告)号：US07925465B2

公开(公告)日：2011-04-12

申请号：US12069752

申请日：2008-02-12

申请人： Xijiang Lin ,  Dariusz Czysz ,  Mark Kassab ,  Grzegorz Mrugalski ,  Janusz Rajski ,  Jerzy Tyszer

发明人： Xijiang Lin ,  Dariusz Czysz ,  Mark Kassab ,  Grzegorz Mrugalski ,  Janusz Rajski ,  Jerzy Tyszer

IPC分类号： G06F15/00

CPC分类号： G01R31/318575

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to reduce power consumption during integrated circuit testing. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) architecture). Among the disclosed embodiments are integrated circuits having programmable test stimuli selectors, programmable scan enable circuits, programmable clock enable circuits, programmable shift enable circuits, and/or programmable reset enable circuits. Exemplary test pattern generation methods that can be used to generate test patterns for use with any of the disclosed embodiments are also disclosed.

摘要翻译： 以下公开了用于在集成电路测试期间降低功耗的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）架构）集成。 在所公开的实施例中，具有可编程测试刺激选择器，可编程扫描使能电路，可编程时钟使能电路，可编程移位使能电路和/或可编程复位使能电路的集成电路。 还公开了可以用于产生用于与任何所公开的实施例一起使用的测试图案的示例性测试图形生成方法。

公开(公告)号：US07805651B2

公开(公告)日：2010-09-28

申请号：US12633601

申请日：2009-12-08

申请人： Janusz Rajski ,  Jerzy Tyszer ,  Nagesh Tamarapalli

发明人： Janusz Rajski ,  Jerzy Tyszer ,  Nagesh Tamarapalli

IPC分类号： G01R31/28

CPC分类号： G01R31/318541 ,  G01R31/31813 ,  G01R31/318385 ,  G01R31/318547 ,  G01R31/318594

摘要： A method is disclosed for the automated synthesis of phase shifters—circuits used to remove effects of structural dependencies featured by pseudo-random test pattern generators driving parallel scan chains. Using a concept of duality, the method relates the logical states of linear feedback shift registers (LFSRs) and circuits spacing their inputs to each of the output channels. The method generates a phase shifter network balancing the loads of successive stages of LFSRs and satisfying criteria of reduced linear dependency, channel separation and circuit complexity.

摘要翻译： 公开了用于自动合成移相器的方法，该移相器用于消除驱动并行扫描链的伪随机测试图形发生器所特征的结构依赖性的影响。 使用二元性概念，该方法涉及线性反馈移位寄存器（LFSR）的逻辑状态和将输入间隔到每个输出通道的电路。 该方法产生平衡LFSR的连续级的负载的移相器网络，并且满足减少的线性依赖性，信道分离和电路复杂度的标准。

公开(公告)号：US20080195346A1

公开(公告)日：2008-08-14

申请号：US12069752

申请日：2008-02-12

申请人： Xijiang Lin ,  Dariusz Czysz ,  Mark Kassab ,  Grzegorz Mrugalski ,  Janusz Rajski ,  Jerzy Tyszer

发明人： Xijiang Lin ,  Dariusz Czysz ,  Mark Kassab ,  Grzegorz Mrugalski ,  Janusz Rajski ,  Jerzy Tyszer

IPC分类号： G06F19/00 ,  G01R31/02

CPC分类号： G01R31/318575

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to reduce power consumption during integrated circuit testing. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) architecture). Among the disclosed embodiments are integrated circuits having programmable test stimuli selectors, programmable scan enable circuits, programmable clock enable circuits, programmable shift enable circuits, and/or programmable reset enable circuits. Exemplary test pattern generation methods that can be used to generate test patterns for use with any of the disclosed embodiments are also disclosed.

摘要翻译： 以下公开了用于在集成电路测试期间降低功耗的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）架构）集成。 在所公开的实施例中，具有可编程测试刺激选择器，可编程扫描使能电路，可编程时钟使能电路，可编程移位使能电路和/或可编程复位使能电路的集成电路。 还公开了可以用于产生用于与任何所公开的实施例一起使用的测试图案的示例性测试图形生成方法。

公开(公告)号：US20080052578A1

公开(公告)日：2008-02-28

申请号：US11880192

申请日：2007-07-19

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

IPC分类号： G01R31/3183 ,  G01R31/3177

CPC分类号： G01R31/318547 ,  G01R31/318335

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to generate test patterns for testing integrated circuits. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) environment). Certain embodiments of the disclosed technology can reduce the switching rates, and thus the power dissipation, in scan chains with no hardware modification. Other embodiments use specialized decompression hardware and compression techniques to achieve low power testing.

摘要翻译： 以下公开了用于产生用于测试集成电路的测试图案的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）环境）集成。 所公开的技术的某些实施例可以在没有硬件修改的情况下降低扫描链中的开关速率，从而降低功耗。 其他实施例使用专门的减压硬件和压缩技术来实现低功率测试。

公开(公告)号：US20050015688A1

公开(公告)日：2005-01-20

申请号：US10911033

申请日：2004-08-03

申请人： Janusz Rajski ,  Jerzy Tyszer ,  Nagesh Tamarapalli

发明人： Janusz Rajski ,  Jerzy Tyszer ,  Nagesh Tamarapalli

IPC分类号： G01R31/28 ,  G01R31/3181 ,  G01R31/3183 ,  G01R31/3185 ,  G11B20/20 ,  G06K5/04 ,  G11B5/00

CPC分类号： G01R31/318541 ,  G01R31/31813 ,  G01R31/318385 ,  G01R31/318547 ,  G01R31/318594

摘要： A method is disclosed for the automated synthesis of phase shifters. Phase shifters comprise circuits used to remove effects of structural dependencies featured by pseudo-random test pattern generators driving parallel scan chains. Using a concept of duality, the method relates the logical states of linear feedback shift registers (LFSRs) and circuits spacing their inputs to each of the output channels. The method generates a phase shifter network balancing the loads of successive stages of LFSRs and satisfying criteria of reduced linear dependency, channel separation and circuit complexity.

摘要翻译： 公开了用于自动合成移相器的方法。 移相器包括用于消除驱动并行扫描链的伪随机测试图形发生器特征的结构依赖性的影响的电路。 使用二元性概念，该方法涉及线性反馈移位寄存器（LFSR）的逻辑状态和将输入间隔到每个输出通道的电路。 该方法产生平衡LFSR的连续级的负载的移相器网络，并且满足减少的线性依赖性，信道分离和电路复杂度的标准。

公开(公告)号：US06728901B1

公开(公告)日：2004-04-27

申请号：US09276474

申请日：1999-03-25

申请人： Janusz Rajski ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Jerzy Tyszer

IPC分类号： G06F1300

CPC分类号： G06F11/2221 ,  G01R31/318385 ,  G01R31/318547

摘要： An apparatus and method provide for an arithmetic built-in self test (ABIST) of a number of peripheral devices having parallel scan registers coupled to a processor core, all within an integrated circuit. Operating logic uses data paths of the processor core to implement the ABIST. In one embodiment, operating logic generates test patterns for the peripheral devices using the data paths of the processor core, loads the test patterns into the parallel scan registers of the peripheral devices, recovers test responses from the parallel scan registers, and compacts responses from the peripheral devices once again using the data paths of the processor core.

摘要翻译： 一种装置和方法提供了具有耦合到处理器核心的并行扫描寄存器的多个外围设备的算术内置自检（ABIST），全部在集成电路内。 操作逻辑使用处理器内核的数据路径实现ABIST。 在一个实施例中，操作逻辑使用处理器核心的数据路径为外围设备生成测试模式，将测试模式加载到外围设备的并行扫描寄存器，恢复来自并行扫描寄存器的测试响应，并压缩来自 外围设备再次使用处理器核心的数据路径。

公开(公告)号：US20110320999A1

公开(公告)日：2011-12-29

申请号：US13225240

申请日：2011-09-02

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

IPC分类号： G06F17/50

CPC分类号： G01R31/318547 ,  G01R31/318335

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to generate test patterns for testing integrated circuits. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) environment). Certain embodiments of the disclosed technology can reduce the switching rates, and thus the power dissipation, in scan chains with no hardware modification. Other embodiments use specialized decompression hardware and compression techniques to achieve low power testing.

摘要翻译： 以下公开了用于产生用于测试集成电路的测试图案的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）环境）集成。 所公开的技术的某些实施例可以在没有硬件修改的情况下降低扫描链中的开关速率，从而降低功耗。 其他实施例使用专门的减压硬件和压缩技术来实现低功率测试。

公开(公告)号：US20100306609A1

公开(公告)日：2010-12-02

申请号：US12854786

申请日：2010-08-11

申请人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

发明人： Janusz Rajski ,  Grzegorz Mrugalski ,  Dariusz Czysz ,  Jerzy Tyszer

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/31921 ,  G01R31/318335

摘要： Disclosed below are representative embodiments of methods, apparatus, and systems used to generate test patterns for testing integrated circuits. Embodiments of the disclosed technology can be used to provide a low power test scheme and can be integrated with a variety of compression hardware architectures (e.g., an embedded deterministic test (“EDT”) environment). Certain embodiments of the disclosed technology can reduce the switching rates, and thus the power dissipation, in scan chains with no hardware modification. Other embodiments use specialized decompression hardware and compression techniques to achieve low power testing.

摘要翻译： 以下公开了用于产生用于测试集成电路的测试图案的方法，装置和系统的代表性实施例。 所公开的技术的实施例可以用于提供低功率测试方案，并且可以与各种压缩硬件架构（例如，嵌入式确定性测试（“EDT”）环境）集成。 所公开的技术的某些实施例可以在没有硬件修改的情况下降低扫描链中的开关速率，从而降低功耗。 其他实施例使用专门的减压硬件和压缩技术来实现低功率测试。