公开(公告)号：US20080307261A1

公开(公告)日：2008-12-11

申请号：US11759840

申请日：2007-06-07

申请人： Anthony BABELLA ,  Allan WONG ,  Lance CHENEY ,  Brian D. RAUCHFUSS

发明人： Anthony BABELLA ,  Allan WONG ,  Lance CHENEY ,  Brian D. RAUCHFUSS

IPC分类号： G06F11/27

CPC分类号： G06F11/27

摘要： Provided are a method and system for activating a design test mode in a graphics card having multiple execution units. A design test mode is activated in a graphics module comprising multiple execution units coupled to a cache on a bus. The bus is configured to return test instructions from the cache to the execution units in response to a request from one execution unit for the test instructions from the cache in the design test mode. The execution units execute the test instructions during the design test mode. Interrupts are prevented during the design test mode.

摘要翻译： 提供了一种用于激活具有多个执行单元的图形卡中的设计测试模式的方法和系统。 在包括耦合到总线上的高速缓存的多个执行单元的图形模块中激活设计测试模式。 总线被配置为响应于来自一个执行单元的来自在设计测试模式中的高速缓存的测试指令的请求，将测试指令从高速缓存返回到执行单元。 执行单元在设计测试模式期间执行测试指令。 中断在设计测试模式下被阻止。

公开(公告)号：US20080307202A1

公开(公告)日：2008-12-11

申请号：US11759847

申请日：2007-06-07

申请人： Allan WONG ,  Ke YIN ,  Naveen MATAM ,  Anthony BABELLA ,  Wing Hang WONG

发明人： Allan WONG ,  Ke YIN ,  Naveen MATAM ,  Anthony BABELLA ,  Wing Hang WONG

IPC分类号： G06F9/38

CPC分类号： G06F11/3688

摘要： Provided are a method and system for loading test data into execution units in a graphics card to test the execution units. Test instructions are loaded into a cache in a graphics module comprising multiple execution units coupled to the cache on a bus during a design test mode. The cache instructions are concurrently transferred to an instruction queue of each execution unit to concurrently load the cache instructions into the instruction queues of the execution units. The execution units concurrently execute the cache instructions to fetch test instructions from the cache to load into memories of the execution units and execute during the design test mode.

摘要翻译： 提供了一种用于将测试数据加载到图形卡中的执行单元中以测试执行单元的方法和系统。 在设计测试模式期间，测试指令被加载到包括耦合到总线上的高速缓存的多个执行单元的图形模块中的高速缓存中。 高速缓存指令被同时传送到每个执行单元的指令队列，以将高速缓存指令同时加载到执行单元的指令队列中。 执行单元同时执行高速缓存指令以从高速缓存获取测试指令，以加载到执行单元的存储器中，并在设计测试模式期间执行。

公开(公告)号：US06738939B2

公开(公告)日：2004-05-18

申请号：US09862407

申请日：2001-05-21

申请人： Kapila B. Udawatta ,  Anthony Babella

发明人： Kapila B. Udawatta ,  Anthony Babella

IPC分类号： G01R3128

CPC分类号： G01R31/318544 ,  G01R31/318536 ,  G01R31/318547

摘要： An apparatus with a generator to generate a pattern and multiple scan chains configured to receive the pattern from the generator. Multiple signature registers coupled to the scan chains, to receive an output of at least one of scan chains during a mode of the integrated device.

摘要翻译： 一种具有发生器以产生图案的装置和被配置为从发生器接收图案的多个扫描链。 耦合到扫描链的多个签名寄存器，用于在集成设备的模式期间接收扫描链中的至少一个的输出。

公开(公告)号：US07802146B2

公开(公告)日：2010-09-21

申请号：US11759847

申请日：2007-06-07

申请人： Allan Wong ,  Ke Yin ,  Naveen Matam ,  Anthony Babella ,  Wing Hang Wong

发明人： Allan Wong ,  Ke Yin ,  Naveen Matam ,  Anthony Babella ,  Wing Hang Wong

IPC分类号： G06F11/00

CPC分类号： G06F11/3688

摘要： Provided are a method and system for loading test data into execution units in a graphics card to test the execution units. Test instructions are loaded into a cache in a graphics module comprising multiple execution units coupled to the cache on a bus during a design test mode. The cache instructions are concurrently transferred to an instruction queue of each execution unit to concurrently load the cache instructions into the instruction queues of the execution units. The execution units concurrently execute the cache instructions to fetch test instructions from the cache to load into memories of the execution units and execute during the design test mode.

摘要翻译： 提供了一种用于将测试数据加载到图形卡中的执行单元中以测试执行单元的方法和系统。 在设计测试模式期间，测试指令被加载到包括耦合到总线上的高速缓存的多个执行单元的图形模块中的高速缓存中。 高速缓存指令被同时传送到每个执行单元的指令队列，以将高速缓存指令同时加载到执行单元的指令队列中。 执行单元同时执行高速缓存指令以从高速缓存获取测试指令，以加载到执行单元的存储器中，并在设计测试模式期间执行。

公开(公告)号：US06668347B1

公开(公告)日：2003-12-23

申请号：US09566621

申请日：2000-05-08

申请人： Anthony Babella ,  Patrick P. Chan ,  Chih-Jen (Mike) Lin ,  Thomas J. Shewchuk ,  Daniel S. Lee

发明人： Anthony Babella ,  Patrick P. Chan ,  Chih-Jen (Mike) Lin ,  Thomas J. Shewchuk ,  Daniel S. Lee

IPC分类号： G01R3128

CPC分类号： G11C29/30 ,  G01R31/318536 ,  G11C2029/3202 ,  G11C2207/104

摘要： An integrated circuit having a central built-in self-test unit (BIST) that uses internal scan chains for testing embedded memory modules. The embedded memory modules receive address and data signals from a set of input flip-flops configured to form a scan chain. The BIST is coupled to an input scan chain and includes a pattern generator to shift a test pattern into the input scan chain for testing the embedded memory modules. Output flip-flops capture data from the embedded memory modules are also configured as a scan chain. The BIST includes address control logic to bypass the normal addressing logic of the embedded memory module when the BIST operates is operating in a memory test mode.

摘要翻译： 具有中央内置自检单元（BIST）的集成电路，其使用内部扫描链来测试嵌入式存储器模块。 嵌入式存储器模块从一组配置成形成扫描链的输入触发器接收地址和数据信号。 BIST耦合到输入扫描链，并且包括模式发生器，以将测试模式移动到输入扫描链中，以测试嵌入式存储器模块。 来自嵌入式存储器模块的输出触发器捕获数据也被配置为扫描链。 当BIST操作在存储器测试模式下时，BIST包括绕过嵌入式存储器模块的正常寻址逻辑的地址控制逻辑。

公开(公告)号：US06650136B2

公开(公告)日：2003-11-18

申请号：US09788127

申请日：2001-02-16

申请人： Anthony Babella ,  Kapila B. Udawatta ,  Razi Uddin

发明人： Anthony Babella ,  Kapila B. Udawatta ,  Razi Uddin

IPC分类号： G01R3126

CPC分类号： G01R31/318591

摘要： A circuit to analyze or test a first or second logic coupled to an input/output circuit by storing a plurality of signals into a plurality of flip flops. The flip flops store the plurality of signals for a first mode of operation to observe at least one node within the first logic. Also, the flip flops load data values in response to control logic for a second mode of operation to control at least one node within the second logic.

公开(公告)号：US07904701B2

公开(公告)日：2011-03-08

申请号：US11759840

申请日：2007-06-07

申请人： Anthony Babella ,  Allan Wong ,  Lance Cheney ,  Brian D. Rauchfuss

发明人： Anthony Babella ,  Allan Wong ,  Lance Cheney ,  Brian D. Rauchfuss

IPC分类号： G06F9/00 ,  G06F11/00

CPC分类号： G06F11/27

摘要： Provided are a method and system for activating a design test mode in a graphics card having multiple execution units. A design test mode is activated in a graphics module comprising multiple execution units coupled to a cache on a bus. The bus is configured to return test instructions from the cache to the execution units in response to a request from one execution unit for the test instructions from the cache in the design test mode. The execution units execute the test instructions during the design test mode. Interrupts are prevented during the design test mode.

摘要翻译： 提供了一种用于激活具有多个执行单元的图形卡中的设计测试模式的方法和系统。 在包括耦合到总线上的高速缓存的多个执行单元的图形模块中激活设计测试模式。 总线被配置为响应于来自一个执行单元的来自在设计测试模式中的高速缓存的测试指令的请求，将测试指令从高速缓存返回到执行单元。 执行单元在设计测试模式期间执行测试指令。 中断在设计测试模式下被阻止。