公开(公告)号：US08868397B2

公开(公告)日：2014-10-21

申请号：US11653648

申请日：2007-01-12

申请人： Herve Jacques Alexanian ,  Chien Chun Chou

发明人： Herve Jacques Alexanian ,  Chien Chun Chou

IPC分类号： G06F17/50

CPC分类号： G06F17/5022

摘要： A method, apparatus, and system in which a modeling tool made up of a testbench executable program validates behavior of one or more sub-components of an electronic system design modeled as one or more executable behavioral models and a transactor translates a behavior of the sub-components between one or more different levels of abstraction derived from a same design.

摘要翻译： 一种方法，装置和系统，其中由测试台可执行程序构成的建模工具验证被建模为一个或多个可执行行为模型的电子系统设计的一个或多个子组件的行为，并且交易者翻译子行为 - 从相同设计派生的一个或多个不同抽象级别之间的组件。

公开(公告)号：US08020124B2

公开(公告)日：2011-09-13

申请号：US12122988

申请日：2008-05-19

申请人： Herve Alexanian ,  Chien-Chun Chou ,  Vida Vakilotojar ,  Grigor Yeghiazaryan

发明人： Herve Alexanian ,  Chien-Chun Chou ,  Vida Vakilotojar ,  Grigor Yeghiazaryan

IPC分类号： G06F17/50

CPC分类号： G06F17/504 ,  G01R31/318314

摘要： Various methods and apparatuses are described for generating a model of hardware components making up an interconnect that facilitates communications between Intellectual Property blocks in an integrated circuit coded in a software programming language at a high level of abstraction that is cycle accurate to a corresponding lower level of abstraction description of the hardware components making up the interconnect. The sub-components of the model at the high level of abstraction are tested in a simulation environment in parallel with the same sub-components of a model coded in a hardware description language at the low level of abstraction in order to verify the functional accuracy and cycle timing between the two models. After the sub-components are tested, the sub-components of the model at the high level of abstraction may be aggregated into a single model at the high level of abstraction that is functionally accurate and cycle accurate to the model at the low level of abstraction.

摘要翻译： 描述了用于生成构成互连的硬件组件的模型的各种方法和装置，其有助于在以高抽象级别编码的集成电路中的知识产权块之间的通信，所述集成电路是循环准确地到相应的较低级别 构成互连的硬件组件的抽象描述。 在高抽象级别的模型的子组件在模拟环境中与在低抽象级别的硬件描述语言中编码的模型的相同子组件并行进行测试，以验证功能精度和 两个模型之间的循环时序。 在子组件被测试之后，在高抽象级别的模型的子组件可以在抽象的高水平聚合成单个模型，其功能准确并且在低抽象级别对模型进行周期准确 。

公开(公告)号：US07660932B2

公开(公告)日：2010-02-09

申请号：US12022912

申请日：2008-01-30

申请人： Chien Chun Chou ,  Wolf-Dietrich Weber ,  Drew E. Wingard

发明人： Chien Chun Chou ,  Wolf-Dietrich Weber ,  Drew E. Wingard

IPC分类号： G06F13/00

CPC分类号： H04L69/18 ,  G06F15/7825

摘要： Embodiments of apparatuses, systems, and methods are described for a machine-readable medium having instructions stored thereon, which, when executed by a machine, to cause the machine to generate a representation of an apparatus. The apparatus includes a bridge agent, a first interconnect, and a second interconnect. The bridge agent is configured by bridge control signals to control transmission of a communication between the first interconnect and the second interconnect. The representation may be a sequence of instructions written in a programming language to mimic in a computer simulation environment attributes derived from a projected fabricated hardware instance of the apparatus.

摘要翻译： 对于具有存储在其上的指令的机器可读介质描述了装置，系统和方法的实施例，当由机器执行时，该机器可读介质使机器产生装置的表示。 该装置包括桥接器，第一互连和第二互连。 桥接代理由桥控制信号配置，以控制第一互连和第二互连之间的通信的传输。 该表示可以是以编程语言编写的指令序列，以在计算机模拟环境中模仿从该装置的投影制造的硬件实例导出的属性。

公开(公告)号：US20080120082A1

公开(公告)日：2008-05-22

申请号：US11561815

申请日：2006-11-20

申请人： Herve Jacques Alexanian ,  Chien Chun Chou

发明人： Herve Jacques Alexanian ,  Chien Chun Chou

IPC分类号： G06F17/50

CPC分类号： G06F17/504 ,  G01R31/318314

摘要： A method, apparatus, and system in which a modeling tool made up of a testbench executable program validates behavior of one or more sub-components of an electronic system design modeled as one or more executable behavioral models and a transactor translates a behavior of the sub-components between one or more different levels of abstraction derived from a same design.

摘要翻译： 一种方法，装置和系统，其中由测试台可执行程序构成的建模工具验证被建模为一个或多个可执行行为模型的电子系统设计的一个或多个子组件的行为，并且交易者翻译子行为 - 从相同设计派生的一个或多个不同抽象级别之间的组件。

公开(公告)号：US07243264B2

公开(公告)日：2007-07-10

申请号：US10285987

申请日：2002-11-01

申请人： Wolf-Dietrich Weber ,  Chien-Chun Chou ,  Jeffrey Allen Ebert ,  Stephen W. Hamilton ,  Michael J. Meyer

发明人： Wolf-Dietrich Weber ,  Chien-Chun Chou ,  Jeffrey Allen Ebert ,  Stephen W. Hamilton ,  Michael J. Meyer

IPC分类号： G06F11/00

CPC分类号： G06F11/0793 ,  G06F11/0757 ,  H04L69/40

摘要： A method and apparatus for error handling in networks have been described. The method configures a plurality of cores, wherein each core is connected with and associated with each of one of a plurality of initiators. The method further connects one or more of the initiators to a network. Next, one or more of the initiators determine an error in one or more of the cores and communicate the error.

摘要翻译： 已经描述了用于网络中的错误处理的方法和装置。 该方法配置多个核心，其中每个核心与多个启动器中的一个启动器中的每一个连接并与之相关联。 该方法还将一个或多个启动器连接到网络。 接下来，一个或多个启动器确定一个或多个核心中的错误并传达错误。

公开(公告)号：US06976106B2

公开(公告)日：2005-12-13

申请号：US10286721

申请日：2002-11-01

申请人： Jay S. Tomlinson ,  Chien-Chun Chou

发明人： Jay S. Tomlinson ,  Chien-Chun Chou

IPC分类号： G06F13/36 ,  G06F13/366

CPC分类号： G06F13/366

摘要： A method and apparatus for speculative response arbitration to improve system latency have been described.

摘要翻译： 已经描述了用于推测应答仲裁以提高系统延迟的方法和装置。

公开(公告)号：US09495290B2

公开(公告)日：2016-11-15

申请号：US12144987

申请日：2008-06-24

申请人： Drew E. Wingard ,  Chien-Chun Chou ,  Stephen W. Hamilton ,  Ian Andrew Swarbrick ,  Vida Vakilotojar

发明人： Drew E. Wingard ,  Chien-Chun Chou ,  Stephen W. Hamilton ,  Ian Andrew Swarbrick ,  Vida Vakilotojar

IPC分类号： G06F9/46 ,  G06F9/455 ,  G06F12/06 ,  G06F15/173

CPC分类号： G11C7/1072 ,  G06F12/0607 ,  G06F15/17375 ,  Y02D10/13

摘要： A method, apparatus, and system are described, which generally relate to an integrated circuit having an interconnect that implements internal controls. The interconnect in an integrated circuit communicates transactions between initiator Intellectual Property (IP) cores and target IP cores coupled to the interconnect. The interconnect implements logic configured to support multiple transactions issued from a first initiator IP core to the multiple target IP cores while maintaining an expected execution order within the transactions. The logic supports a second transaction to be issued from the first initiator IP core to a second target IP core before a first transaction issued from the same first initiator IP core to a first target IP core has completed while ensuring that the first transaction completes before the second transaction and while ensuring an expected execution order within the first transaction and second transaction are maintained. The logic does not include any reorder buffering.

摘要翻译： 描述了一种方法，装置和系统，其通常涉及具有实现内部控制的互连的集成电路。 集成电路中的互连通信发起者知识产权（IP）核心和耦合到互连的目标IP核之间的交易。 互连实现逻辑，其被配置为支持从第一发起方IP核向多个目标IP核发出的多个事务，同时维持事务内的预期执行顺序。 在从相同的第一起始IP核发送到第一目标IP核的第一事务完成之前，该逻辑支持将从第一发起者IP核发送到第二目标IP核的第二事务，同时确保第一事务完成之前 同时确保在第一事务和第二事务期间的预期执行顺序。 该逻辑不包括任何重新排序缓冲。

公开(公告)号：US08504992B2

公开(公告)日：2013-08-06

申请号：US12706656

申请日：2010-02-16

申请人： Wolf-Dietrich Weber ,  Chien-Chun Chou ,  Drew E. Wingard

发明人： Wolf-Dietrich Weber ,  Chien-Chun Chou ,  Drew E. Wingard

IPC分类号： G06F9/44 ,  G06F15/173 ,  G06F13/00 ,  H04L12/28

CPC分类号： H04L47/10 ,  H04L47/2425 ,  H04L47/70 ,  H04L47/805 ,  H04L47/821 ,  H04L47/827

摘要： In general, methods and apparatus for implementing a Quality of Service (QoS) model are disclosed. A Quality of Service (QoS) contract with an initiating network device may be satisfied. A request may be received from the initiating network device in a first time less than or equal to an ordinal number times an arrival interval. The ordinal number signifies a position of the request among a group of requests. The request that has been serviced may be returned to the initiator in a second time less than or equal to a constant term plus the ordinal number times a service interval.

摘要翻译： 通常，公开了实现服务质量（QoS）模型的方法和装置。 可以满足与发起网络设备的服务质量（QoS）合同。 可以在起始网络设备中的第一次小于或等于序号到达间隔的时间来接收请求。 序号表示一组请求中请求的位置。 已经服务的请求可以在小于或等于常数项加上序数与服务间隔倍数的第二时间返回给启动器。

公开(公告)号：US08229723B2

公开(公告)日：2012-07-24

申请号：US11952416

申请日：2007-12-07

申请人： Krishnan Srinivasan ,  Chien-Chun Chou ,  Drew Wingard

发明人： Krishnan Srinivasan ,  Chien-Chun Chou ,  Drew Wingard

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G01R31/31705 ,  G01R31/318357 ,  G06F11/3409 ,  G06F11/3457 ,  G06F17/5022 ,  G06F2201/815 ,  G06F2201/87 ,  G06F2201/88

摘要： Various methods and apparatuses are described that provide instrumentation and analysis of an electronic design. A method for providing performance instrumentation and analysis of the electronic design includes defining a first and second set of intended software instrumentation test points and an associated first and second set of performance analysis units. The method further includes instrumenting the first and second sets of software instrumentation test points and the associated first and second sets of performance analysis units to a first model and a second model, respectively. The method further includes creating a first and a second set of software instances associated with the first and second sets of intended software instrumentation test points and associated sets of performance analysis units during run time of a first simulation and a second simulation of the electronic design associated with the first model and second model, respectively.

摘要翻译： 描述了提供电子设计的仪器和分析的各种方法和装置。 提供电子设计的性能测试和分析的方法包括定义第一组和第二组预期的软件测试点以及相关联的第一和第二组性能分析单元。 该方法还包括分别将第一和第二组软件仪表测试点和相关联的第一和第二组性能分析单元测试到第一模型和第二模型。 该方法还包括在第一次模拟的运行时间和相关联的电子设计的第二仿真期间创建与第一组和第二组预期软件测试点和相关联的性能分析单元组相关联的第一组和第二组软件实例 分别是第一个模型和第二个模型。

公开(公告)号：US08073820B2

公开(公告)日：2011-12-06

申请号：US12098614

申请日：2008-04-07

申请人： Krishnan Srinivasan ,  Chien-Chun Chou ,  Pascal Chauvet

发明人： Krishnan Srinivasan ,  Chien-Chun Chou ,  Pascal Chauvet

IPC分类号： G06F7/00 ,  G06F17/00 ,  G06F17/50

CPC分类号： G06F17/3056 ,  G06F17/30386

摘要： Various methods and apparatuses are described that provide instrumentation and analysis of an electronic design having one or more bus interconnects. A relational database may have defined tables designed for interconnect analysis of transactions occurring between initiator intellectual property (IP) cores and target IP cores of the electronic design. A query tool may be configured to format input data to be stored in the defined tables, and have application programming interfaces to retrieve data from the defined tables based on performing a query. The query tool executes an algorithm based on the query to provide the interconnect analysis.

摘要翻译： 描述了提供具有一个或多个总线互连的电子设计的仪器和分析的各种方法和装置。 关系数据库可以具有设计用于在电子设计的发起者知识产权（IP）核心和目标IP核之间发生的事务的互连分析的定义表。 可以将查询工具配置为格式化要存储在定义的表中的输入数据，并具有应用程序编程接口，以便基于执行查询从定义的表中检索数据。 查询工具执行基于查询的算法来提供互连分析。