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    Bitline/dataline short scheme to improve fall-through timing in a multi-port memory
    1.
    发明授权
    Bitline/dataline short scheme to improve fall-through timing in a multi-port memory 有权
    位线/数据线短路方案，以改善多端口内存中的跌倒时序

    公开(公告)号：US06473357B1

    公开(公告)日：2002-10-29

    申请号：US09675895

    申请日：2000-09-29

    申请人： Junfei Fan ,  Jeffery Scott Hunt ,  Daniel E. Cress

    发明人： Junfei Fan ,  Jeffery Scott Hunt ,  Daniel E. Cress

    IPC分类号： G11C800

    CPC分类号： G11C8/16

    摘要： An apparatus comprising a memory array having a first port and a one or more other ports and a control circuit configured to couple (i) a bitline of the first port to a corresponding bitline of the one or more other ports and (ii) a dataline of the first port to a corresponding dataline of the one or more other ports in response to the first port and the one or more other ports accessing a common address.

    摘要翻译： 一种装置，包括具有第一端口和一个或多个其它端口的存储器阵列，以及控制电路，其被配置为将（i）第一端口的位线耦合到所述一个或多个其他端口的对应位线，以及（ii）数据线 的所述第一端口响应于所述第一端口和所述一个或多个其他端口访问公共地址而发送到所述一个或多个其他端口的相应数据库。

    Staggered bitline precharge scheme
    2.
    发明授权
    Staggered bitline precharge scheme 失效
    交错位线预充电方案

    公开(公告)号：US6023435A

    公开(公告)日：2000-02-08

    申请号：US995381

    申请日：1997-12-22

    申请人： Pidugu L. Narayana ,  Daniel E. Cress ,  Andrew L. Hawkins

    发明人： Pidugu L. Narayana ,  Daniel E. Cress ,  Andrew L. Hawkins

    IPC分类号： G11C7/12 ,  G11C7/00

    CPC分类号： G11C7/12

    摘要： A circuit and method for staggering a bitline precharge between particular sections of a memory array. The present invention may be implemented in memories having increasing depths to reduce unacceptably high precharge current requirements associated with high bitline loads. Since the particular memory sections of the memory array are turned on independently, the peak current necessary to charge the particular bitlines is limited. The present invention may be implemented in logic and may therefore be less sensitive to process and temperature variations.

    摘要翻译： 一种用于在存储器阵列的特定部分之间交错位线预充电的电路和方法。 本发明可以在具有增加的深度的存储器中实现，以减少与高位线负载相关联的不可接受的高预充电电流要求。 由于存储器阵列的特定存储器部分独立地导通，所以对特定位线充电所需的峰值电流是有限的。 本发明可以以逻辑实现，因此可能对过程和温度变化较不敏感。

    Memory cell
    3.
    发明授权
    Memory cell 失效
    存储单元

    公开(公告)号：US6055177A

    公开(公告)日：2000-04-25

    申请号：US105724

    申请日：1998-06-26

    申请人： Pidugu L. Narayana ,  Daniel E. Cress ,  Andrew L. Hawkins ,  Derrick Savage

    发明人： Pidugu L. Narayana ,  Daniel E. Cress ,  Andrew L. Hawkins ,  Derrick Savage

    IPC分类号： G11C8/16 ,  G11C11/00

    CPC分类号： G11C8/16

    摘要： A circuit that may be used as a memory cell that may be capable of a differential write and a single ended read. The circuit generally comprises a memory storage element having a write bitline, a complement write bitline and a read bitline. One or more first gates may be configured to pass data on the write bitline and the inverted write bitline during a write operation. The write operation may occur in response to a write control signal. A second gate may be configured to pass data on from the storage element to the read bitline in response to read control signal. As a result, the circuit may be written by both the write bitline and the complement write bitline and may be read by the read bitline.

    摘要翻译： 可以用作可以进行差分写入和单端读取的存储单元的电路。 电路通常包括具有写位线，补码写位线和读位线的存储器存储元件。 一个或多个第一门可以被配置为在写入操作期间在写位线和反相写位线上传递数据。 写操作可以响应于写控制信号而发生。 第二门可以被配置为响应于读取控制信号将从存储元件传送到读取位线的数据。 结果，电路可以由写位线和补码写位线两者写入，并且可以由读位线读取。