公开(公告)号：US09177087B1

公开(公告)日：2015-11-03

申请号：US13289785

申请日：2011-11-04

申请人： Masashi Shimanouchi ,  Peng Li ,  Daniel Tun Lai Chow

发明人： Masashi Shimanouchi ,  Peng Li ,  Daniel Tun Lai Chow

IPC分类号： G06G7/48 ,  G06F17/50 ,  G06G7/63

CPC分类号： G06F17/5036 ,  G06F17/5068 ,  G06F2217/82 ,  G06G7/63

摘要： One embodiment relates to a method of generating worst case inter-symbol interference (ISI) inducing short patterns for simulating and/or testing a communication link. The method includes the generation of a binary clock sequence comprising bits of alternating values at the beginning of the pattern. In addition, an ISI inducing binary sequences and its complement are generated after the clock sequence. Another embodiment relates to a pattern generator for generating an worst case inter-symbol interference inducing short pattern for testing a communication link. Other embodiments, aspects, and features are also disclosed.

摘要翻译： 一个实施例涉及产生用于模拟和/或测试通信链路的短模式的最差情况符号间干扰（ISI）的方法。 该方法包括生成在图案开始处包含交替值的位的二进制时钟序列。 此外，在时钟序列之后产生ISI诱导二进制序列及其补码。 另一实施例涉及用于产生用于测试通信链路的最坏情况的符号间干扰诱导短模式的模式发生器。 还公开了其它实施例，方面和特征。

公开(公告)号：US07890279B1

公开(公告)日：2011-02-15

申请号：US12189744

申请日：2008-08-11

申请人： Daniel Tun Lai Chow ,  San Wong ,  Vincent K. Tsui ,  Lik Huay Lim ,  Man On Wong

发明人： Daniel Tun Lai Chow ,  San Wong ,  Vincent K. Tsui ,  Lik Huay Lim ,  Man On Wong

IPC分类号： G06F19/00

CPC分类号： G06F17/5036 ,  H03L7/07 ,  H03L7/08

摘要： A phase-locked loop is characterized by analyzing phase noise in its output signal while known levels of input phase noise are provided. The resulting data provides intrinsic phase noise and gain of the phase-locked loop. These values provide a general relationship between input phase noise and output phase noise for the phase-locked loop, which allows estimation of output phase noise corresponding to a given level of input phase noise, and allows estimation of input phase noise corresponding to a given level of output phase noise.

摘要翻译： 锁相环的特征在于分析其输出信号中的相位噪声，同时提供已知的输入相位噪声电平。 得到的数据提供锁相环的内在相位噪声和增益。 这些值提供了锁相环的输入相位噪声和输出相位噪声之间的一般关系，其允许估计对应于给定输入相位噪声水平的输出相位噪声，并且允许估计对应于给定电平的输入相位噪声 的输出相位噪声。

公开(公告)号：US08170823B1

公开(公告)日：2012-05-01

申请号：US13022886

申请日：2011-02-08

申请人： Daniel Tun Lai Chow ,  San Wong ,  Vincent K. Tsui ,  Lik Huay Lim ,  Man On Wong

发明人： Daniel Tun Lai Chow ,  San Wong ,  Vincent K. Tsui ,  Lik Huay Lim ,  Man On Wong

IPC分类号： G06F19/00

CPC分类号： G06F17/5036 ,  H03L7/07 ,  H03L7/08

摘要： A phase-locked loop is characterized by analyzing phase noise in its output signal while known levels of input phase noise are provided. The resulting data provides intrinsic phase noise and gain of the phase-locked loop. These values provide a general relationship between input phase noise and output phase noise for the phase-locked loop, which allows estimation of output phase noise corresponding to a given level of input phase noise, and allows estimation of input phase noise corresponding to a given level of output phase noise.

摘要翻译： 锁相环的特征在于分析其输出信号中的相位噪声，同时提供已知的输入相位噪声水平。 得到的数据提供锁相环的内在相位噪声和增益。 这些值提供了锁相环的输入相位噪声和输出相位噪声之间的一般关系，其允许估计对应于给定输入相位噪声水平的输出相位噪声，并且允许估计对应于给定电平的输入相位噪声 的输出相位噪声。

公开(公告)号：US07698669B1

公开(公告)日：2010-04-13

申请号：US11747873

申请日：2007-05-11

申请人： Daniel Tun Lai Chow

发明人： Daniel Tun Lai Chow

IPC分类号： G06F17/50

CPC分类号： H04L1/20 ,  G01R31/31711

摘要： The present invention is directed to a method and a system to evaluate operational characteristics of an electronic circuit. The method includes generating a visual display, on a monitor, of an eye diagram viewer. The eye diagram viewer is used to establish a test parameter for the circuit. Accessed is data that includes a graphical file containing eye diagram information corresponding to the test parameter. A visually perceivable image of the eye diagram information is provided in response to the test parameter. Specifically, the eye diagram viewer is used to establish an eye diagram information identifier by displaying in a plurality of test condition selector screens one of a multiple condition values for the test condition parameters. The graphical file containing the eye diagram information corresponding to the eye diagram information identifier is obtained from the server and displayed.

摘要翻译： 本发明涉及一种评估电子电路的操作特性的方法和系统。 该方法包括在监视器上生成眼图观察者的视觉显示。 眼图查看器用于建立电路的测试参数。 访问的数据包括包含与测试参数对应的眼图信息的图形文件。 响应于测试参数提供眼图信息的视觉上可感知的图像。 具体地，眼图观察器用于通过在多个测试条件选择器屏幕中显示用于测试条件参数的多个条件值之一来建立眼图信息标识符。 从服务器获取包含与眼图信息识别符对应的眼图信息的图形文件并进行显示。

公开(公告)号：US08504882B2

公开(公告)日：2013-08-06

申请号：US12884305

申请日：2010-09-17

申请人： Peng Li ,  Masashi Shimanouchi ,  Sergey Shumarayev ,  Weiqi Ding ,  Siriram Narayan ,  Daniel Tun Lai Chow ,  Mingde Pan

发明人： Peng Li ,  Masashi Shimanouchi ,  Sergey Shumarayev ,  Weiqi Ding ,  Siriram Narayan ,  Daniel Tun Lai Chow ,  Mingde Pan

IPC分类号： G06F11/00

CPC分类号： G06F11/267

摘要： An integrated circuit (“IC”) includes circuitry for use in testing a serial data signal. One such IC includes circuitry for transmitting the serial data signal with optional jitter, optional noise, and/or controllably variable drive strength. One such IC also includes circuitry for receiving the serial data signal and performing a bit error rate (“BER”) analysis in such a signal. Such an IC provides output signals indicative of results of its operations. One such IC operates in various modes to perform or at least emulate functions of an oscilloscope, a bit error rate tester, etc., for testing signals and circuitry with respect to jitter-tolerance, noise-tolerance, etc.

摘要翻译： 集成电路（“IC”）包括用于测试串行数据信号的电路。 一个这样的IC包括用于以可选的抖动，可选的噪声和/或可控地变化的驱动强度来发送串行数据信号的电路。 一个这样的IC还包括用于接收串行数据信号并且在这种信号中执行误码率（“BER”）分析的电路。 这样的IC提供指示其操作结果的输出信号。 一个这样的IC以各种模式运行，以执行或至少模拟示波器，误码率测试仪等的功能，用于测试关于抖动容差，噪声容限等的信号和电路。

公开(公告)号：US20120072784A1

公开(公告)日：2012-03-22

申请号：US12884305

申请日：2010-09-17

申请人： Peng Li ,  Masashi Shimanouchi ,  Sergey Shumarayev ,  Weiqi Ding ,  Sriram Narayan ,  Daniel Tun Lai Chow ,  Mingde Pan

发明人： Peng Li ,  Masashi Shimanouchi ,  Sergey Shumarayev ,  Weiqi Ding ,  Sriram Narayan ,  Daniel Tun Lai Chow ,  Mingde Pan

IPC分类号： G06F11/00

CPC分类号： G06F11/267

摘要： An integrated circuit (“IC”) may include circuitry for use in testing a serial data signal. The IC may include circuitry for transmitting the serial data signal with optional jitter, optional noise, and/or controllably variable drive strength. The IC may also include circuitry for receiving the serial data signal and performing a bit error rate (“BER”) analysis in such a signal. The IC may provide output signals indicative of results of its operations. The IC can operate in various modes to perform or at least emulate functions of an oscilloscope, a bit error rate tester, etc., for testing signals and circuitry with respect to jitter-tolerance, noise-tolerance, etc.

摘要翻译： 集成电路（“IC”）可以包括用于测试串行数据信号的电路。 IC可以包括用于以可选的抖动，可选的噪声和/或可控地变化的驱动强度发送串行数据信号的电路。 IC还可以包括用于接收串行数据信号并且在这种信号中执行误码率（“BER”）分析的电路。 IC可以提供指示其操作结果的输出信号。 IC可以以各种模式运行，以执行或至少模拟示波器，误码率测试仪等功能，用于在抖动容限，噪声容限等方面测试信号和电路。

公开(公告)号：US08103469B1

公开(公告)日：2012-01-24

申请号：US11297611

申请日：2005-12-07

申请人： San Wong ,  Daniel Tun Lai Chow ,  Geping Liu

发明人： San Wong ,  Daniel Tun Lai Chow ,  Geping Liu

IPC分类号： G01R13/00 ,  G01R13/02 ,  G01R29/26

CPC分类号： G01R31/3171 ,  G01R31/31709

摘要： A method for predicting a predetermined bit error rate for an actual data transmission from a transmitter to a target receiver over an actual backplane link is disclosed. The method involves defining a simulated backplane corresponding to an actual backplane link intended to be used for data transmission between a transmitter and a target receiver. Once the simulated backplane is defined, a data transmission from the transmitter to the receiver is simulated and captured across the simulated backplane. A waveform simulation of the data transmission over the simulated backplane is then generated. The waveform simulation takes into account characteristics of the simulated backplane and the target receiver. From the waveform simulation, a total jitter for a predetermined bit error rate for the data transmission is extrapolated.

摘要翻译： 公开了一种用于预测通过实际背板链路从发射机到目标接收机的实际数据传输的预定比特误码率的方法。 该方法涉及定义对应于旨在用于发射机和目标接收机之间的数据传输的实际背板链路的模拟背板。 一旦模拟背板被定义，从模拟背板模拟和捕获从发射机到接收机的数据传输。 然后生成模拟背板上的数据传输的波形模拟。 波形仿真考虑了仿真背板和目标接收机的特性。 从波形模拟中，外推了用于数据传输的预定误码率的总抖动。