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    System including a segmentable, shared bus
    6.
    发明授权
    System including a segmentable, shared bus 有权
    系统包括可分段的共享总线

    公开(公告)号：US07360007B2

    公开(公告)日：2008-04-15

    申请号：US10231644

    申请日：2002-08-30

    申请人： Samantha J. Edirisooriya ,  Hang T. Nguyen

    发明人： Samantha J. Edirisooriya ,  Hang T. Nguyen

    IPC分类号： G06F13/00 ,  G06F9/34 ,  H04L12/28 ,  H04L12/24 ,  H04J1/00 ,  H04J3/02

    CPC分类号： G06F13/4022

    摘要： A system includes a bus shared by a plurality of devices and a logic circuit adapted to segment the bus into a plurality of portions. In one embodiment of the present invention, the system may include a plurality of devices and a first multiplexer logic circuit adapted to select signals from the plurality of devices. A second multiplexer circuit may receive the selected signals from the first multiplexer circuit and transmit the selected signals to chosen ones of the plurality of devices.

    摘要翻译： 系统包括由多个设备共享的总线和适于将总线分段成多个部分的逻辑电路。 在本发明的一个实施例中，系统可以包括多个设备和适于从多个设备中选择信号的第一复用器逻辑电路。 第二多路复用器电路可以从第一多路复用器电路接收所选择的信号，并将所选择的信号发送到多个设备中的选定信号。

    Mechanism handling race conditions in FRC-enabled processors
    8.
    发明授权
    Mechanism handling race conditions in FRC-enabled processors 失效
    在启用FRC的处理器中处理竞争条件的机制

    公开(公告)号：US07194671B2

    公开(公告)日：2007-03-20

    申请号：US10039587

    申请日：2001-12-31

    申请人： Steven J. Tu ,  Alexander J. Honcharik ,  Hang T. Nguyen ,  Sujat Jamil ,  Quinn W. Merrell

    发明人： Steven J. Tu ,  Alexander J. Honcharik ,  Hang T. Nguyen ,  Sujat Jamil ,  Quinn W. Merrell

    IPC分类号： G01R31/28 ,  G06F11/00

    CPC分类号： G06F11/165 ,  G06F11/1641 ,  G06F11/1645

    摘要： An processor includes first and second execution cores that operate in an FRC mode, an FRC check unit to compare results from the first and second execution cores, and an error check unit to detect recoverable errors in the first and second cores. The FRC check unit temporarily stores results from the first or second core, and a timer is activated if a mismatch is detected. If the error detector detects a recoverable error before the timer interval expires, a recovery routine is activated. If the timer interval expires first, a reset routine is activated.

    摘要翻译： 处理器包括以FRC模式操作的第一和第二执行核心，用于比较来自第一和第二执行核心的结果的FRC检查单元和用于检测第一和第二核心中的可恢复错误的错误检查单元。 FRC检查单元临时存储来自第一或第二核的结果，并且如果检测到不匹配，则定时器被激活。 如果错误检测器在定时器间隔到期之前检测到可恢复的错误，则激活恢复例程。 如果定时器间隔首先到期，则复位例程被激活。

    Apparatus and method for granting concurrent ownership to support heterogeneous agents in on-chip busses having different grant-to-valid latencies
    9.
    发明授权
    Apparatus and method for granting concurrent ownership to support heterogeneous agents in on-chip busses having different grant-to-valid latencies 有权
    授予并发所有权的装置和方法，以在具有不同授权与有效延迟的片上总线中支持异构代理

    公开(公告)号：US07143220B2

    公开(公告)日：2006-11-28

    申请号：US10797771

    申请日：2004-03-10

    申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

    发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

    IPC分类号： G06F13/36 ,  G06N7/06

    CPC分类号： G06F13/4031 ,  G06F13/362

    摘要： A method and apparatus for supporting heterogeneous agents in on-chip busses. In one embodiment, the method includes the detection of a bus arbitration event between at least a first bus agent and a second bus agent. In one embodiment, a bus arbitration event is detected when at least the first bus agent and the second bus agent assert their respective bus request signals in a single clock cycle. Once a bus arbitration event is detected, bus ownership may be granted to both the first bus agent and the second bus agent, when the first bus agent and the second bus agent have different grant-to-valid latencies. In the embodiment, heterogeneous bus agents may coexist on a bus without requiring wasted or unused bus cycles following establishment of bus ownership. Other embodiments are described and claimed.

    摘要翻译： 一种用于在片上总线上支持异构代理的方法和装置。 在一个实施例中，该方法包括在至少第一总线代理和第二总线代理之间检测总线仲裁事件。 在一个实施例中，当至少第一总线代理和第二总线代理在单个时钟周期中断言其各自的总线请求信号时，检测总线仲裁事件。 一旦检测到总线仲裁事件，当第一总线代理和第二总线代理具有不同的授权 - 有效延迟时，总线所有权可以被授予第一总线代理和第二总线代理两者。 在该实施例中，异构总线代理可以在总线上共存而不需要在建立总线所有权之后浪费或未使用的总线周期。 描述和要求保护其他实施例。

    Mirroring data between redundant storage controllers of a storage system
    10.
    发明授权
    Mirroring data between redundant storage controllers of a storage system 有权
    在存储系统的冗余存储控制器之间镜像数据

    公开(公告)号：US08375184B2

    公开(公告)日：2013-02-12

    申请号：US12627440

    申请日：2009-11-30

    申请人： Pankaj Kumar ,  Hang T. Nguyen ,  Mark Yarch ,  Timothy J. Jehl ,  John A. Miller

    发明人： Pankaj Kumar ,  Hang T. Nguyen ,  Mark Yarch ,  Timothy J. Jehl ,  John A. Miller

    IPC分类号： G06F12/00

    CPC分类号： G06F11/2089 ,  G06F11/2097

    摘要： In one embodiment, the present invention includes canisters to control storage of data in a storage system including a plurality of disks. Each of multiple canisters may have a processor configured for uniprocessor mode and having an internal node identifier to identify the processor and an external node identifier to identify another processor with which it is to mirror cached data. The mirroring of cached data may be performed by communication of non-coherent transactions via the PtP interconnect, wherein the PtP interconnect is according to a cache coherent protocol. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括用于控制包括多个盘的存储系统中的数据存储的罐。 多个罐中的每一个可以具有配置成用于单处理器模式并具有内部节点标识符以识别处理器和外部节点标识符的处理器，以识别用于镜像缓存数据的另一个处理器。 缓存数据的镜像可以通过经由PtP互连的非相干事务的通信来执行，其中PtP互连是根据高速缓存一致性协议。 描述和要求保护其他实施例。