公开(公告)号：US20090196355A1

公开(公告)日：2009-08-06

申请号：US11755698

申请日：2007-05-30

申请人： I-pieng Peter KAO ,  Jack BENKUAL

发明人： I-pieng Peter KAO ,  Jack BENKUAL

IPC分类号： H04N11/02

CPC分类号： H04N19/436 ,  H04N19/91

摘要： A critical phase of video processing is the decoding of bit streams coming from standard based heavy compressed sources. Entropy coding can be effectively decoded by adopting parallelism to speed up the process. Reasonable assumptions make possible for example the multiple bits at a time processing for the Context-based Adaptive Binary Arithmetic Coding (CABAC) algorithm. In particular, a clever arithmetic section reduces single propagation for the timing critical path while decoding done for only two sequence elements at a time by calculating and maintaining most probable bit values. This in turn making accelerated path using pre-determined probability outcome through parallelism not cost.

摘要翻译： 视频处理的关键阶段是对基于标准的重压缩源的比特流的解码。 熵编码可以通过并行加速来有效地进行解码。 合理的假设使得例如在基于上下文的自适应二进制算术编码（CABAC）算法的时间处理中的多个比特成为可能。 特别地，巧妙的算术部分通过计算和维持最可能的位值，减少了时序关键路径的单次传播，同时仅对两个序列元素进行解码。 这反过来使通过并行性使用预定概率结果的加速路径不是成本。

公开(公告)号：US06577305B1

公开(公告)日：2003-06-10

申请号：US09378598

申请日：1999-08-20

申请人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Hengwei Hsu ,  Sushma S. Trivedi

发明人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Hengwei Hsu ,  Sushma S. Trivedi

IPC分类号： G06T1700

CPC分类号： G06T15/20 ,  G06T1/60 ,  G06T11/001 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/30 ,  G06T15/40 ,  G06T15/50 ,  G06T15/80 ,  G06T15/83 ,  G06T15/87

摘要： The present invention provides post tile sorting setup in a tiled graphics pipeline architecture. In particular, the present invention determines a set of clipping points that identify intersections of a primitive with a tile. The mid-pipeline setup unit is adapted to compute a minimum depth value for that part of the primitive intersecting the tile. The mid-pipeline setup unit can be adapted to process primitives with x-coordinates that are screen based and y-coordinates that are tile based. Additionally, to the mid-pipeline setup unit is adapted to represent both line segments and triangles as quadrilaterals, wherein not all of a quadrilateral's vertices are required to describe a triangle.

摘要翻译： 本发明提供了一种平铺图形流水线架构中的贴砖排序设置。 特别地，本发明确定了识别原始图像与瓦片的交叉点的一组剪切点。 中间管道设置单元适于计算与瓦片相交的原始部分的最小深度值。 中间流水线设置单元可以适用于处理基于屏幕的x坐标的基元和基于瓦片的y坐标。 另外，中间流水线设置单元适于将线段和三角形表示为四边形，其中不需要全部四边形的顶点来描述三角形。

公开(公告)号：US08306125B2

公开(公告)日：2012-11-06

申请号：US11755698

申请日：2007-05-30

申请人： I-pieng Peter Kao ,  Jack Benkual

发明人： I-pieng Peter Kao ,  Jack Benkual

IPC分类号： H04N11/02 ,  H03M7/00

CPC分类号： H04N19/436 ,  H04N19/91

摘要： A critical phase of video processing is the decoding of bit streams coming from standard based heavy compressed sources. Entropy coding can be effectively decoded by adopting parallelism to speed up the process. Reasonable assumptions make possible for example the multiple bits at a time processing for the Context-based Adaptive Binary Arithmetic Coding (CABAC) algorithm. In particular, a clever arithmetic section reduces single propagation for the timing critical path while decoding done for only two sequence elements at a time by calculating and maintaining most probable bit values. This in turn making accelerated path using pre-determined probability outcome through parallelism not cost.

摘要翻译： 视频处理的关键阶段是对基于标准的重压缩源的比特流的解码。 熵编码可以通过并行加速来有效地进行解码。 合理的假设使得例如在基于上下文的自适应二进制算术编码（CABAC）算法的时间处理中的多个比特成为可能。 特别地，巧妙的算术部分通过计算和维持最可能的位值，减少了时序关键路径的单次传播，同时仅对两个序列元素进行解码。 这反过来使通过并行性使用预定概率结果的加速路径不是成本。

公开(公告)号：US06597363B1

公开(公告)日：2003-07-22

申请号：US09378637

申请日：1999-08-20

申请人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck

发明人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck

IPC分类号： G06T120

CPC分类号： G06T15/30 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/20 ,  G06T15/405 ,  G06T15/50 ,  G06T15/83

摘要： Graphics processors and methods are described that encompass numerous substructures including specialized subsystems, subprocessors, devices, architectures, and corresponding procedures. Embodiments of the invention may include one or more of deferred shading, a bled frame buffer, and multiple-stage hidden surface removal processing, as well as other structures and/or procedures. Embodiments of the present invention are designed to provide high-performance 3D graphics with Phong shading, subpixel anti-aliasing, and texture- and bump-mappings.

摘要翻译： 描述了包括许多子结构的图形处理器和方法，包括专用子系统，子处理器，设备，架构和相应的过程。 本发明的实施例可以包括延迟着色，出血帧缓冲器和多级隐藏表面去除处理以及其他结构和/或程序中的一个或多个。 本发明的实施例被设计为提供具有Phong着色，子像素抗锯齿，纹理和凹凸映射的高性能3D图形。

公开(公告)号：US06170003A

公开(公告)日：2001-01-02

申请号：US08104819

申请日：1993-08-10

申请人： Jack Benkual ,  Ian Gregory Colloff ,  Allen Harold Brumm

发明人： Jack Benkual ,  Ian Gregory Colloff ,  Allen Harold Brumm

IPC分类号： G06F1516

CPC分类号： H04L29/06

摘要： A multi-nodal data processing system in which each node has a local memory for storing message send vectors, one for each other node in the system. When a node has a message to send, it places the message in the message send vector corresponding to the destination node of that message. When a node is ready to receive messages, it reads messages from the message send vectors corresponding to this node in the other nodes. Each message send vector has a head pointer and a tail pointer for defining the head and tail of a queue of messages. Each tail pointer is held locally, in the same node as the message send vector to which it relates, while the head pointer is held in the destination node of that message send vector.

摘要翻译： 一种多节点数据处理系统，其中每个节点具有用于存储消息发送向量的本地存储器，一个用于系统中的每个其他节点。 当一个节点有一个消息发送时，它将消息放在与该消息的目标节点相对应的消息发送向量中。 当一个节点准备好接收消息时，它从消息中读取与其他节点中该节点对应的向量的消息。 每个消息发送向量具有头指针和尾指针，用于定义消息队列的头尾。 每个尾部指针在本地保持在与其相关的消息发送向量相同的节点中，而头部指针被保持在该消息发送向量的目标节点中。

公开(公告)号：US07114058B1

公开(公告)日：2006-09-26

申请号：US10038383

申请日：2001-12-31

申请人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Ronald Ray Hochsprung ,  Derek Fujio Iwamoto

发明人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Ronald Ray Hochsprung ,  Derek Fujio Iwamoto

IPC分类号： G06F9/30

CPC分类号： G06F9/3853 ,  G06F9/30014 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/3836 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3867 ,  G06F9/3879 ,  G06F9/3885

摘要： Methods and apparatuses for dispatching instructions executed by at least one functional unit of a data processor, each one of the instructions having a corresponding priority number, in a data processing system having at least one host processor with host processor cache and host memory are described herein. In one aspect of the invention, an exemplary method includes receiving a next instruction from an instruction stream, examining a current instruction group to determine if the current instruction group is completed, adding the next instruction to the current instruction group if the current instruction group is not completed, and dispatching the current instruction group if the current instruction group is completed.

摘要翻译： 本文描述了在具有至少一个具有主处理器高速缓存和主机存储器的主机处理器的数据处理系统中调度由数据处理器的至少一个功能单元执行的指令的方法和装置，每个指令具有相应的优先级号码 。 在本发明的一个方面，一种示例性方法包括从指令流接收下一条指令，检查当前指令组以确定当前指令组是否完成，如果当前指令组是 未完成，如果当前指令组完成，则调度当前指令组。

公开(公告)号：US06822654B1

公开(公告)日：2004-11-23

申请号：US10038700

申请日：2001-12-31

申请人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Vaughn Todd Arnold ,  Yutaka Takahashi ,  Steven Todd Weybrew ,  Derek Fujio Iwamoto ,  David Ligon

发明人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Vaughn Todd Arnold ,  Yutaka Takahashi ,  Steven Todd Weybrew ,  Derek Fujio Iwamoto ,  David Ligon

IPC分类号： G06F1314

CPC分类号： G06F13/1668

摘要： At least one chip of a chipset in a computer system having at least one host processor and a host memory are described herein. In one aspect of the invention, an exemplary chip includes an interconnect, a memory interface coupled to the interconnect, the memory interface providing access to the host memory and controlling memory refresh and memory access, a host interface coupled to the interconnect, the host interface providing access to the host processor, and a programmable media processor coupled to the interconnect, the media processor accessing the host through the host interface and the media processor accessing the host memory through the memory interface, wherein the media processor processes time based media.

摘要翻译： 本文中描述了具有至少一个主机处理器和主机存储器的计算机系统中的芯片组的至少一个芯片。 在本发明的一个方面中，示例性芯片包括互连，耦合到互连的存储器接口，存储器接口，提供对主机存储器的访问和控制存储器刷新和存储器访问，耦合到互连的主机接口，主机接口 提供对主处理器的访问，以及耦合到互连的可编程媒体处理器，媒体处理器通过主机接口访问主机，并且媒体处理器通过存储器接口访问主机存储器，其中媒体处理器处理基于时间的媒体。

公开(公告)号：US06525737B1

公开(公告)日：2003-02-25

申请号：US09378439

申请日：1999-08-20

申请人： Jerome F. Duluk, Jr. ,  Jack Benkual ,  Shun Wai Go ,  Sushma S. Trivedi ,  Richard E. Hessel ,  Joseph P. Bratt

发明人： Jerome F. Duluk, Jr. ,  Jack Benkual ,  Shun Wai Go ,  Sushma S. Trivedi ,  Richard E. Hessel ,  Joseph P. Bratt

IPC分类号： G06T120

CPC分类号： G06T15/20 ,  G06T1/60 ,  G06T11/001 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/30 ,  G06T15/40 ,  G06T15/50 ,  G06T15/80 ,  G06T15/83 ,  G06T15/87

摘要： A deferred graphics pipeline processor comprised of a mode extraction unit and a Polygon Memory associated with the polygon unit. The mode extraction unit receives a data stream from a geometry unit and separates the data stream into vertices data, and non-vertices data which is sent to the Polygon Memory for storage. A mode injection unit receives inputs from the Polygon Memory and communicates the mode information to one or more other processing units. The mode injection unit maintains status information identifying the information that is already cached and not sending information that is already cached, thereby reducing communication bandwidth.

摘要翻译： 延迟图形流水线处理器，包括与多边形单元相关联的模式提取单元和多边形存储器。 模式提取单元从几何单元接收数据流，并将数据流分离成顶点数据，并将非顶点数据发送到多边形存储器进行存储。 模式注入单元从多边形存储器接收输入并将模式信息传送到一个或多个其他处理单元。 模式注入单元保持识别已经缓存的信息的状态信息，并且不发送已经被缓存的信息，从而减少通信带宽。

公开(公告)号：US06268875B1

公开(公告)日：2001-07-31

申请号：US09632293

申请日：2000-08-04

申请人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck

发明人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck

IPC分类号： G06T120

CPC分类号： G06T15/20 ,  G06T1/60 ,  G06T11/001 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/30 ,  G06T15/40 ,  G06T15/50 ,  G06T15/80 ,  G06T15/83 ,  G06T15/87

摘要： Three-dimensional computer graphics systems and methods and more particularly to structure and method for a three-dimensional graphics processor and having other enhanced graphics processing features. In one embodiment the graphics processor is a Deferred Shading Graphics Processor (DSGP) comprising an AGP interface, a command fetch & decode (2000), a geometry unit (3000), a mode extraction (4000) and polygon memory (5000), a sort unit (6000) and sort memory (7000), a setup unit (8000), a cull unit (9000), a mode injection (10000), a fragment unit (11000), a texture (12000) and texture memory (13000) a phong shading (14000), a pixel unit (15000), a backend unit (1600) coupled to a frame buffer (17000). Other embodiments need not include all of these functional units, and the structures and methods of these units are applicable to other computational processes and systems as well as deferred and non-deferred shading graphical processors.

摘要翻译： 三维计算机图形系统和方法，更具体地涉及三维图形处理器的结构和方法，并具有其他增强的图形处理特征。 在一个实施例中，图形处理器是包括AGP接口，命令提取和解码（2000），几何单元（3000），模式提取（4000）和多边形存储器（5000）的延迟着色图形处理器（DSGP） 分类单元（6000）和分类存储器（7000），设置单元（8000），剔除单元（9000），模式注入（10000），片段单元（11000），纹理（12000）和纹理存储器 ）阴影（14000），像素单元（15000），耦合到帧缓冲器（17000）的后端单元（1600）。 其他实施例不需要包括所有这些功能单元，并且这些单元的结构和方法适用于其他计算过程和系统以及延迟和非延迟着色图形处理器。

公开(公告)号：US20070165035A1

公开(公告)日：2007-07-19

申请号：US11613093

申请日：2006-12-19

申请人： Jerome Duluk ,  Richard Hessel ,  Vaughn Arnold ,  Jack Benkual ,  Joseph Bratt ,  George Cuan ,  Stephen Dodgen ,  Emerson Fang ,  Zhaoyu Gong ,  Thomas Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew Papakipos ,  Jason Redgrave ,  Sushma Trivedi ,  Nathan Tuck ,  Shun Go ,  Lindy Fung ,  Tuan Nguyen ,  Joseph Grass ,  Bo Hung ,  Abraham Mammen ,  Abbas Rashid ,  Albert Tsay

发明人： Jerome Duluk ,  Richard Hessel ,  Vaughn Arnold ,  Jack Benkual ,  Joseph Bratt ,  George Cuan ,  Stephen Dodgen ,  Emerson Fang ,  Zhaoyu Gong ,  Thomas Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew Papakipos ,  Jason Redgrave ,  Sushma Trivedi ,  Nathan Tuck ,  Shun Go ,  Lindy Fung ,  Tuan Nguyen ,  Joseph Grass ,  Bo Hung ,  Abraham Mammen ,  Abbas Rashid ,  Albert Tsay

IPC分类号： G06T1/20

CPC分类号： G06T15/20 ,  G06T1/60 ,  G06T11/001 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/30 ,  G06T15/40 ,  G06T15/50 ,  G06T15/80 ,  G06T15/83 ,  G06T15/87

摘要： A deferred shading graphics pipeline processor and method are provided encompassing numerous substructures. Embodiments of the processor and method may include one or more of deferred shading, a tiled frame buffer, and multiple?stage hidden surface removal processing. In the deferred shading graphics pipeline, hidden surface removal is completed before pixel coloring is done. The pipeline processor comprises a command fetch and decode unit, a geometry unit, a mode extraction unit, a sort unit, a setup unit, a cull unit, a mode injection unit, a fragment unit, a texture unit, a Phong lighting unit, a pixel unit, and a backend unit.

摘要翻译： 提供了包括许多子结构的延迟着色图形流水线处理器和方法。 处理器和方法的实施例可以包括延迟着色，平铺帧缓冲器和多级隐藏表面去除处理中的一个或多个。 在延迟阴影图形管道中，在完成像素着色之前完成隐藏表面移除。 流水线处理器包括命令提取和解码单元，几何单元，模式提取单元，分类单元，设置单元，剔除单元，模式注入单元，片段单元，纹理单元，Phong照明单元， 像素单元和后端单元。