公开(公告)号：US20070016733A1

公开(公告)日：2007-01-18

申请号：US11468317

申请日：2006-08-30

申请人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

IPC分类号： G06F12/14 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F9/3004 ,  G06F9/30087 ,  G06F12/0831 ,  G06F2213/0038

摘要： The present invention provides for atomic update primitives in an asymmetric single-chip heterogeneous multiprocessor computer system having a shared memory with DMA transfers. At least one lock line command is generated from a set comprising a get lock line command with reservation, a put lock line conditional command, and a put lock line unconditional command.

摘要翻译： 本发明提供了具有具有DMA传输的共享存储器的非对称单芯片异构多处理器计算机系统中的原子更新原语。 从包括具有预留的get lock line命令，put lock line条件命令和put lock line无条件命令的集合中生成至少一个lock line命令。

公开(公告)号：US20050160097A1

公开(公告)日：2005-07-21

申请号：US11065707

申请日：2005-02-24

申请人： Michael Gschwind ,  Harm Hofstee ,  Martin Hopkins ,  James Kahle

发明人： Michael Gschwind ,  Harm Hofstee ,  Martin Hopkins ,  James Kahle

IPC分类号： G06F15/16 ,  G06F9/44 ,  G06F9/50 ,  G06F15/177 ,  G06F15/80 ,  H04L29/06 ,  H04L29/08 ,  G06F17/30

CPC分类号： G06F9/4862 ,  G06F15/16 ,  H04L29/06027 ,  H04L63/168 ,  H04L67/10 ,  H04L67/34

摘要： A computer architecture and programming model for high speed processing over broadband networks are provided. The architecture employs a consistent modular structure, a common computing module and uniform software cells. The common computing module includes a control processor, a plurality of processing units, a plurality of local memories from which the processing units process programs, a direct memory access controller and a shared main memory. A synchronized system and method for the coordinated reading and writing of data to and from the shared main memory by the processing units also are provided. A hardware sandbox structure is provided for security against the corruption of data among the programs being processed by the processing units. The uniform software cells contain both data and applications and are structured for processing by any of the processors of the network. Each software cell is uniquely identified on the network.

摘要翻译： 提供了一种用于宽带网络高速处理的计算机体系结构和编程模型。 该架构采用一致的模块化结构，通用的计算模块和统一的软件单元。 公共计算模块包括控制处理器，多个处理单元，处理单元处理程序的多个本地存储器，直接存储器存取控制器和共享主存储器。 还提供了一种用于由处理单元协调地读取和从共享主存储器写入数据的同步系统和方法。 提供了一种硬件沙盒结构，用于防止由处理单元处理的程序中的数据损坏的安全性。 统一软件单元包含数据和应用程序，并且被构造为由网络的任何处理器进行处理。 每个软件单元在网络上唯一标识。

公开(公告)号：US20050138325A1

公开(公告)日：2005-06-23

申请号：US11050038

申请日：2005-02-03

申请人： Harm Hofstee ,  Charles Johns ,  James Kahle

发明人： Harm Hofstee ,  Charles Johns ,  James Kahle

IPC分类号： G06F15/16 ,  G06F9/44 ,  G06F9/50 ,  G06F15/177 ,  G06F15/80 ,  H04L29/06 ,  H04L29/08 ,  G06F15/00 ,  G06F15/173

CPC分类号： G06F9/4862 ,  G06F15/16 ,  H04L29/06027 ,  H04L63/168 ,  H04L67/10 ,  H04L67/34

摘要： A computer architecture and programming model for high speed processing over broadband networks are provided. The architecture employs a consistent modular structure, a common computing module and uniform software cells. The common computing module includes a control processor, a plurality of processing units, a plurality of local memories from which the processing units process programs, a direct memory access controller and a shared main memory. A synchronized system and method for the coordinated reading and writing of data to and from the shared main memory by the processing units also are provided. A hardware sandbox structure is provided for security against the corruption of data among the programs being processed by the processing units. The uniform software cells contain both data and applications and are structured for processing by any of the processors of the network. Each software cell is uniquely identified on the network.

摘要翻译： 提供了一种用于宽带网络高速处理的计算机体系结构和编程模型。 该架构采用一致的模块化结构，通用的计算模块和统一的软件单元。 公共计算模块包括控制处理器，多个处理单元，处理单元处理程序的多个本地存储器，直接存储器存取控制器和共享主存储器。 还提供了一种用于由处理单元协调地读取和从共享主存储器写入数据的同步系统和方法。 提供了一种硬件沙盒结构，用于防止由处理单元处理的程序中的数据损坏的安全性。 统一软件单元包含数据和应用程序，并且被构造为由网络的任何处理器进行处理。 每个软件单元在网络上唯一标识。

公开(公告)号：US20050055505A1

公开(公告)日：2005-03-10

申请号：US10655365

申请日：2003-09-04

申请人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： G06F12/00 ,  G06F12/12

CPC分类号： G06F12/126

摘要： The present invention provides for selectively overwriting sets of a cache as a function of a replacement management table and a least recently used function. A class identifier is created as a function of an address miss. A replacement management table is employable to read the class identifier to create a tag replacement control indicia. The cache, comprising a plurality of sets, is employable to disable the replacement of at least one of the plurality of sets as a function of the tag replacement control indicia.

摘要翻译： 本发明提供了根据替换管理表和最近最少使用的功能来选择性地覆盖高速缓存的集合。 根据地址未命中创建类标识符。 替换管理表可用于读取类标识符以创建标签替换控制标记。 包括多个集合的高速缓存可用于根据标签替换控制标记来禁用对多个集合中的至少一个的替换。

公开(公告)号：US09782000B2

公开(公告)日：2017-10-10

申请号：US15161453

申请日：2016-05-23

申请人： James Kahle ,  Mary Kahle

发明人： James Kahle ,  Mary Kahle

IPC分类号： A47F5/08 ,  A47B81/00 ,  A47B96/06 ,  A47B96/14 ,  A47F5/10 ,  A47F5/00

CPC分类号： A47B81/005 ,  A47B96/06 ,  A47B96/1466 ,  A47F5/00 ,  A47F5/0846 ,  A47F5/103

摘要： Disclosed is an adjustable rack. In example embodiments, the rack may include a rail enclosing a nut used to fix a holder to the rail.

公开(公告)号：US20080005374A1

公开(公告)日：2008-01-03

申请号：US11844336

申请日：2007-08-23

申请人： Scott Clark ,  Charles Johns ,  James Kahle

发明人： Scott Clark ,  Charles Johns ,  James Kahle

IPC分类号： G06F3/00

CPC分类号： G06F13/385

摘要： A system and method for flexible multiple protocols are presented. A device's logical layer may be dynamically configured on a per interface basis to communicate with external devices in a coherent or a non-coherent mode. In coherent mode, commands such as coherency protocol, system commands, and snoop response pass from the device's internal system bus to an external device, thereby creating a logical extension of the devices internal system bus. In non-coherent mode, the input-output bus unit receives commands from the internal system bus and generates non-coherent input-output commands, which are eventually received by an external device.

摘要翻译： 介绍了灵活多协议的系统和方法。 可以在每个接口的基础上动态地配置设备的逻辑层，以以相干或非相干模式与外部设备进行通信。 在相干模式下，诸如一致性协议，系统命令和侦听响应的命令从设备的内部系统总线传递到外部设备，从而创建设备内部系统总线的逻辑扩展。 在非相干模式下，输入 - 输出总线单元从内部系统总线接收命令，并产生最终由外部设备接收的非相干输入 - 输出命令。

公开(公告)号：US20060031836A1

公开(公告)日：2006-02-09

申请号：US10912481

申请日：2004-08-05

申请人： Jeffrey Brown ,  Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  Michael Wang

发明人： Jeffrey Brown ,  Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  Michael Wang

IPC分类号： G06F9/46

CPC分类号： G06F1/3203

摘要： The present invention provides for controlling the power consumption of an element. A first power control command is issued by software for the element. It is determined if the power control command corresponds to an allowable power control state for that element as defined by the hardware. If the power control command is not an allowable power control state for that element, the hardware sets the power control at a higher level than the power control state issued by the software. The software is real time software, and the software also sets minimally acceptable activity control states. A hierarchy of power consumption is defined for different elements of a chip by software, which provides the minimum level of power consumption by any element or sub-element on a chip.

摘要翻译： 本发明提供用于控制元件的功耗。 第一个功率控制命令由该元件的软件发出。 确定功率控制命令是否对应于由硬件定义的该元件的容许功率控制状态。 如果功率控制命令不是该元件的允许功率控制状态，则硬件将功率控制设置在比由软件发出的功率控制状态更高的水平。 该软件是实时软件，软件还设置了最低限度可接受的活动控制状态。 通过软件为芯片的不同元件定义功耗层级，其通过芯片上的任何元件或子元件提供最低功耗水平。

公开(公告)号：US20050268048A1

公开(公告)日：2005-12-01

申请号：US11171757

申请日：2005-06-30

申请人： Harm Hofstee ,  Charles Johns ,  James Kahle

发明人： Harm Hofstee ,  Charles Johns ,  James Kahle

IPC分类号： G06F15/16 ,  G06F9/44 ,  G06F9/50 ,  G06F15/177 ,  G06F15/80 ,  H04L29/06 ,  H04L29/08 ,  G06F13/00

CPC分类号： G06F9/4862 ,  G06F15/16 ,  H04L29/06027 ,  H04L63/168 ,  H04L67/10 ,  H04L67/34

摘要： A system for using a plurality of heterogeneous processors in a common computer system is presented. Each processor type in the heterogeneous group handles a particular instruction set. The processors share a common memory using a common bus. In one embodiment, one of the processor types accesses the memory using DMA instructions. In another embodiment, a cache for each type of processor is stored in the common memory pool. In one embodiment, one or more PowerPC processors shares a memory with one or more Synergistic Processing Complex (SPC). A common table is used to track and maintain memory for the various processors.

摘要翻译： 提出了一种在普通计算机系统中使用多个异构处理器的系统。 异构组中的每个处理器类型处理特定的指令集。 处理器使用公共总线共享共享内存。 在一个实施例中，处理器类型之一使用DMA指令访问存储器。 在另一个实施例中，用于每种类型的处理器的高速缓存存储在公共存储器池中。 在一个实施例中，一个或多个PowerPC处理器与一个或多个协同处理复合体（SPC）共享存储器。 通用表用于跟踪和维护各种处理器的内存。

公开(公告)号：US20050080998A1

公开(公告)日：2005-04-14

申请号：US10682386

申请日：2003-10-09

申请人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

发明人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

IPC分类号： G06F12/08

CPC分类号： G06F12/0835

摘要： Disclosed is a coherent cache system that operates in conjunction with non-homogeneous processing units. A set of processing units of a first configuration has conventional cache and directly accesses common or shared system physical and virtual address memory through the use of a conventional MMU (Memory Management Unit). Additional processors of a different configuration and/or other devices that need to access system memory are configured to store accessed data in compatible caches. Each of the caches is compatible with a given protocol coherent memory management bus interspersed between the caches and the system memory.

摘要翻译： 公开了与非均匀处理单元结合操作的一致的缓存系统。 一组第一配置的处理单元具有常规高速缓存，并且通过使用常规MMU（存储器管理单元）直接访问公用或共享系统物理和虚拟地址存储器。 需要访问系统存储器的不同配置和/或其他设备的其他处理器被配置为将访问的数据存储在兼容的高速缓存中。 每个缓存与散列在高速缓存和系统存储器之间的给定协议相干存储器管理总线兼容。

公开(公告)号：US20050044434A1

公开(公告)日：2005-02-24

申请号：US10645024

申请日：2003-08-21

申请人： James Kahle ,  David Shippy ,  Albert Norstrand

发明人： James Kahle ,  David Shippy ,  Albert Norstrand

IPC分类号： G06F1/32 ,  G06F1/26

CPC分类号： G06F9/30112 ,  G06F1/3203 ,  G06F1/3287 ,  G06F9/30141 ,  G06F9/30189 ,  Y02D10/171 ,  Y02D50/20

摘要： Disclosed is an apparatus which deactivates both the AC as well as the DC component of power for various functions in a CPU. The CPU partitions dataflow registers and arithmetic units such that voltage can be removed from the upper portion of dataflow registers when the software is not utilizing same. Clock signals are also prevented from being applied to these non-utilized components. As an example, if a 64 bit CPU (processor unit) is to be used with both 32 and 64 bit software, the mentioned components may be partitioned in equal sized upper and lower portions. The logic signal for activating the removal of voltage may be obtained from a software-accessible architected control register designated as a machine state register in some CPUs. The same logic may be used in connection with removing voltage and clocks from other specialized functional components such as the floating point unit when software instructions do not presently require same.

摘要翻译： 公开了一种对CPU中的各种功能的AC以及DC分量进行停用的装置。 CPU分配数据流寄存器和算术单元，使得当软件不使用相同时，可以从数据流寄存器的上部去除电压。 还防止时钟信号被施加到这些未使用的组件。 作为示例，如果要使用32位和64位软件的64位CPU（处理器单元），则所提到的组件可以被分成相同大小的上部和下部。 用于激活电压去除的逻辑信号可以从在某些CPU中指定为机器状态寄存器的软件可访问的架构控制寄存器获得。 当软件指令当前不需要相同时，相同的逻辑可用于从其他专门功能组件（例如浮点单元）中去除电压和时钟。