公开(公告)号：US20060277351A1

公开(公告)日：2006-12-07

申请号：US11145844

申请日：2005-06-06

申请人： Takeki Osanai ,  Kimberly Fernsler

发明人： Takeki Osanai ,  Kimberly Fernsler

IPC分类号： G06F12/08 ,  G06F12/14

CPC分类号： G06F12/126 ,  G06F12/1027

摘要： Systems and methods for the implementation of more efficient cache locking mechanisms are disclosed. These systems and methods may alleviate the need to present both a virtual address (VA) and a physical address (PA) to a cache mechanism. A translation table is utilized to store both the address and the locking information associated with a virtual address, and this locking information is passed to the cache along with the address of the data. The cache can then lock data based on this information. Additionally, this locking information may be used to override the replacement mechanism used with the cache, thus keeping locked data in the cache. The translation table may also store translation table lock information such that entries in the translation table are locked as well.

摘要翻译： 公开了用于实现更有效的高速缓存锁定机制的系统和方法。 这些系统和方法可以减轻将虚拟地址（VA）和物理地址（PA）呈现给高速缓存机制的需要。 翻译表用于存储与虚拟地址相关联的地址和锁定信息，并且该锁定信息与数据的地址一起被传递到高速缓存。 然后，缓存可以基于该信息来锁定数据。 此外，该锁定信息可以用于覆盖与缓存一起使用的替换机制，从而将锁定的数据保存在高速缓存中。 翻译表还可以存储翻译表锁定信息，使得翻译表中的条目也被锁定。

公开(公告)号：US20060161758A1

公开(公告)日：2006-07-20

申请号：US11035556

申请日：2005-01-14

申请人： Jeffrey Bradford ,  Jason Dale ,  Kimberly Fernsler ,  Timothy Heil ,  James Rose

发明人： Jeffrey Bradford ,  Jason Dale ,  Kimberly Fernsler ,  Timothy Heil ,  James Rose

IPC分类号： G06F12/10

CPC分类号： G06F12/1036 ,  G06F2212/652

摘要： Page size prediction is used to predict a page size for a page of memory being accessed by a memory access instruction such that the predicted page size can be used to access an address translation data structure. By doing so, an address translation data structure may support multiple page sizes in an efficient manner and with little additional circuitry disposed in the critical path for address translation, thereby increasing performance.

摘要翻译： 页面大小预测用于预测由存储器访问指令访问的存储器页面的页面大小，使得可以使用预测的页面大小来访问地址转换数据结构。 通过这样做，地址转换数据结构可以以有效的方式支持多个页面大小，并且在关键路径中设置少量额外的电路用于地址转换，从而提高性能。

公开(公告)号：US20060107021A1

公开(公告)日：2006-05-18

申请号：US10988284

申请日：2004-11-12

申请人： Brian Barrick ,  Kimberly Fernsler ,  Dwain Hicks ,  Takeki Osanai ,  David Ray

发明人： Brian Barrick ,  Kimberly Fernsler ,  Dwain Hicks ,  Takeki Osanai ,  David Ray

IPC分类号： G06F12/02

CPC分类号： G06F9/3851 ,  G06F9/30043 ,  G06F9/3826 ,  G06F9/3834

摘要： Methods for executing load instructions are disclosed. In one method, a load instruction and corresponding thread information are received. Address information of the load instruction is used to generate an address of the needed data, and the address is used to search a cache memory for the needed data. If the needed data is found in the cache memory, a cache hit signal is generated. At least a portion of the address is used to search a queue for a previous load and/or store instruction specifying the same address. If such a previous load/store instruction is found, the thread information is used to determine if the previous load/store instruction is from the same thread. If the previous load/store instruction is from the same thread, the cache hit signal is ignored, and the load instruction is stored in the queue. A load/store unit is also described.

摘要翻译： 公开了执行加载指令的方法。 在一种方法中，接收加载指令和对应的线程信息。 加载指令的地址信息用于生成所需数据的地址，并且该地址用于搜索所需数据的高速缓冲存储器。 如果在高速缓冲存储器中找到所需的数据，则产生高速缓存命中信号。 地址的至少一部分用于搜索队列以获得指定相同地址的先前加载和/或存储指令。 如果找到这样的先前加载/存储指令，则使用线程信息来确定先前的加载/存储指令是否来自同一线程。 如果先前的加载/存储指令来自同一个线程，则忽略缓存命中信号，并将加载指令存储在队列中。 还描述了加载/存储单元。

公开(公告)号：US20100146214A1

公开(公告)日：2010-06-10

申请号：US12707875

申请日：2010-02-18

申请人： Takeki Osanai ,  Kimberly Fernsler

发明人： Takeki Osanai ,  Kimberly Fernsler

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F12/10

CPC分类号： G06F12/126 ,  G06F12/1027

摘要： Systems and methods for the implementation of more efficient cache locking mechanisms are disclosed. These systems and methods may alleviate the need to present both a virtual address (VA) and a physical address (PA) to a cache mechanism. A translation table is utilized to store both the address and the locking information associated with a virtual address, and this locking information is passed to the cache along with the address of the data. The cache can then lock data based on this information. Additionally, this locking information may be used to override the replacement mechanism used with the cache, thus keeping locked data in the cache. The translation table may also store translation table lock information such that entries in the translation table are locked as well.

摘要翻译： 公开了用于实现更有效的高速缓存锁定机制的系统和方法。 这些系统和方法可以减轻将虚拟地址（VA）和物理地址（PA）呈现给高速缓存机制的需要。 翻译表用于存储与虚拟地址相关联的地址和锁定信息，并且该锁定信息与数据的地址一起被传递到高速缓存。 然后，缓存可以基于该信息来锁定数据。 此外，该锁定信息可以用于覆盖与缓存一起使用的替换机制，从而将锁定的数据保存在高速缓存中。 翻译表还可以存储翻译表锁定信息，使得翻译表中的条目也被锁定。

公开(公告)号：US07689776B2

公开(公告)日：2010-03-30

申请号：US11145844

申请日：2005-06-06

申请人： Takeki Osanai ,  Kimberly Fernsler

发明人： Takeki Osanai ,  Kimberly Fernsler

IPC分类号： G06F12/10 ,  G06F12/12

CPC分类号： G06F12/126 ,  G06F12/1027

摘要： Systems and methods for the implementation of more efficient cache locking mechanisms are disclosed. These systems and methods may alleviate the need to present both a virtual address (VA) and a physical address (PA) to a cache mechanism. A translation table is utilized to store both the address and the locking information associated with a virtual address, and this locking information is passed to the cache along with the address of the data. The cache can then lock data based on this information. Additionally, this locking information may be used to override the replacement mechanism used with the cache, thus keeping locked data in the cache. The translation table may also store translation table lock information such that entries in the translation table are locked as well.

摘要翻译： 公开了用于实现更有效的高速缓存锁定机制的系统和方法。 这些系统和方法可以减轻将虚拟地址（VA）和物理地址（PA）呈现给缓存机制的需要。 翻译表用于存储与虚拟地址相关联的地址和锁定信息，并且该锁定信息与数据的地址一起被传递到高速缓存。 然后，缓存可以基于该信息来锁定数据。 此外，该锁定信息可以用于覆盖与缓存一起使用的替换机制，从而将锁定的数据保存在高速缓存中。 翻译表还可以存储翻译表锁定信息，使得翻译表中的条目也被锁定。

公开(公告)号：US20070186074A1

公开(公告)日：2007-08-09

申请号：US11733520

申请日：2007-04-10

申请人： Jeffrey Bradford ,  Jason Dale ,  Kimberly Fernsler ,  Timothy Heil ,  James Rose

发明人： Jeffrey Bradford ,  Jason Dale ,  Kimberly Fernsler ,  Timothy Heil ,  James Rose

IPC分类号： G06F12/00

CPC分类号： G06F12/1036 ,  G06F2212/652

摘要： Page size prediction is used to predict a page size for a page of memory being accessed by a memory access instruction such that the predicted page size can be used to access an address translation data structure. By doing so, an address translation data structure may support multiple page sizes in an efficient manner and with little additional circuitry disposed in the critical path for address translation, thereby increasing performance.

摘要翻译： 页面大小预测用于预测由存储器访问指令访问的存储器页面的页面大小，使得可以使用预测的页面大小来访问地址转换数据结构。 通过这样做，地址转换数据结构可以以有效的方式支持多个页面大小，并且在关键路径中设置少量额外的电路用于地址转换，从而提高性能。

公开(公告)号：US20050182912A1

公开(公告)日：2005-08-18

申请号：US10777906

申请日：2004-02-12

申请人： Jonathan DeMent ,  Kimberly Fernsler ,  Cathy May

发明人： Jonathan DeMent ,  Kimberly Fernsler ,  Cathy May

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/1036 ,  G06F12/109

摘要： The present invention provides a method and apparatus for efficiently translating an effective address (EA) to a real address (RA) in an Effective to Real Address Translation (ERAT) table, in a main processing unit (MPU) having two or more threads. A thread, using an EA, presents the EA for lookup in the ERAT table. The EA is compared to each entry in the ERAT table. If (i) the EA matches an entry in the ERAT table, (ii) a valid indicator in the matching entry indicates it is valid for other threads but not valid for the thread presenting the EA for lookup, and (iii) the information in the matching entry is correct for the EA presented for lookup, then the valid indicator is set to show that the matching entry is valid for the thread presenting the EA for lookup, in addition to the other threads.

摘要翻译： 本发明提供了一种在具有两个或多个线程的主处理单元（MPU）中有效地将有效地址（EA）转换为有效到实地址转换（ERAT）表中的实际地址（RA）的方法和装置。 使用EA的线程在ERAT表中显示EA进行查找。 将EA与ERAT表中的每个条目进行比较。 如果（i）EA匹配ERAT表中的条目，（ii）匹配条目中的有效指示符表示其对于其他线程有效，但对于呈现EA进行查找的线程无效，以及（iii） 匹配条目对于为查找提供的EA是正确的，则除了其他线程之外，有效指示符被设置为显示匹配条目对于呈现EA进行查找的线程是有效的。

公开(公告)号：US20060106985A1

公开(公告)日：2006-05-18

申请号：US10988310

申请日：2004-11-12

申请人： Brian Barrick ,  Kimberly Fernsler ,  Dwain Hicks ,  Takeki Osanai ,  David Ray

发明人： Brian Barrick ,  Kimberly Fernsler ,  Dwain Hicks ,  Takeki Osanai ,  David Ray

IPC分类号： G06F12/00

CPC分类号： G06F9/383 ,  G06F12/0855

摘要： A method is disclosed for executing a load instruction. Address information of the load instruction is used to generate an address of needed data, and the address is used to search a cache memory for the needed data. If the needed data is found in the cache memory, a cache hit signal is generated. At least a portion of the address is used to search a queue for a previous load instruction specifying the same address. If a previous load instruction specifying the same address is found, the cache hit signal is ignored and the load instruction is stored in the queue. A load/store unit, and a processor implementing the method, are also described.

摘要翻译： 公开了一种用于执行加载指令的方法。 加载指令的地址信息用于生成所需数据的地址，该地址用于搜索所需数据的高速缓冲存储器。 如果在高速缓冲存储器中找到所需的数据，则产生高速缓存命中信号。 地址的至少一部分用于在队列中搜索指定相同地址的先前加载指令。 如果找到指定相同地址的先前加载指令，则忽略缓存命中信号，并将加载指令存储在队列中。 还描述了加载/存储单元和实现该方法的处理器。

公开(公告)号：US20050125623A1

公开(公告)日：2005-06-09

申请号：US10730953

申请日：2003-12-09

申请人： Jason Dale ,  Jonathan DeMent ,  Kimberly Fernsler

发明人： Jason Dale ,  Jonathan DeMent ,  Kimberly Fernsler

IPC分类号： G06F12/10 ,  G06F12/00

CPC分类号： G06F12/1027 ,  G06F2212/652

摘要： A method and apparatus for efficiently storing an effective address (EA) in an effective to real address translation (ERAT) table supporting multiple page sizes by adding PSI fields, based on the number of unique page sizes supported, to each ERAT entry and using one ERAT entry to store an EA for a memory page, regardless of page size, by setting the PSI fields to indicate the page size.

摘要翻译： 一种方法和装置，用于通过基于所支持的唯一页面大小的数目添加PSI字段来有效地将有效地址（EA）存储在支持多个页面大小的有效到真实地址转换（ERAT）表中，并且使用一个 ERAT条目通过设置PSI字段来指示页面大小，无论页面大小如何，都可以存储内存页面的EA。