公开(公告)号：US08006029B2

公开(公告)日：2011-08-23

申请号：US11607655

申请日：2006-11-30

申请人： Ramkarthik Ganesan ,  Saad Monasa

发明人： Ramkarthik Ganesan ,  Saad Monasa

IPC分类号： G06F12/00

CPC分类号： G11C16/10 ,  G11C7/1039 ,  G11C7/1066 ,  G11C16/26 ,  G11C2216/14

摘要： A Double Data Rate (DDR) nonvolatile memory for use with a wireless device. A host processor transfers commands and data through a DDR interface of the nonvolatile memory. The DDR nonvolatile memory implements legacy flash functions while maintaining DDR behavior.

摘要翻译： 用于无线设备的双数据速率（DDR）非易失性存储器。 主处理器通过非易失性存储器的DDR接口传送命令和数据。 DDR非易失性存储器在保持DDR行为的同时实现传统的闪存功能。

公开(公告)号：US20120191898A1

公开(公告)日：2012-07-26

申请号：US13189683

申请日：2011-07-25

申请人： Ramkarthik Ganesan ,  Saad Monasa

发明人： Ramkarthik Ganesan ,  Saad Monasa

IPC分类号： G06F12/00

CPC分类号： G11C16/10 ,  G11C7/1039 ,  G11C7/1066 ,  G11C16/26 ,  G11C2216/14

摘要： A Double Data Rate (DDR) nonvolatile memory for use with a wireless device. A host processor transfers commands and data through a DDR interface of the nonvolatile memory. The DDR nonvolatile memory implements legacy flash functions while maintaining DDR behavior.

摘要翻译： 用于无线设备的双数据速率（DDR）非易失性存储器。 主处理器通过非易失性存储器的DDR接口传送命令和数据。 DDR非易失性存储器在保持DDR行为的同时实现传统的闪存功能。

公开(公告)号：US07707378B2

公开(公告)日：2010-04-27

申请号：US11607656

申请日：2006-11-30

申请人： Ramkarthik Ganesan ,  Saad Monasa

发明人： Ramkarthik Ganesan ,  Saad Monasa

IPC分类号： G06F12/00

CPC分类号： G11C7/1048 ,  G11C7/1066

摘要： A Double Data Rate (DDR) nonvolatile memory includes a DDR I/F block to receive an address that is used to separate DDR data into coherent data and non-coherent data that are stored separately in the DDR nonvolatile memory.

摘要翻译： 双数据速率（DDR）非易失性存储器包括DDR I / F块，用于接收用于将DDR数据分离成相关数据的地址和独立存储在DDR非易失性存储器中的非相干数据。

公开(公告)号：US20070171708A1

公开(公告)日：2007-07-26

申请号：US11320529

申请日：2005-12-28

申请人： Kerry Tedrow ,  Dung Nguyen ,  Bo Li ,  Rezaul Haque ,  Ahsanur Rahman ,  Saad Monasa ,  Matthew Goldman

发明人： Kerry Tedrow ,  Dung Nguyen ,  Bo Li ,  Rezaul Haque ,  Ahsanur Rahman ,  Saad Monasa ,  Matthew Goldman

IPC分类号： G11C16/04

CPC分类号： G11C11/5642 ,  G11C7/1048 ,  G11C16/28 ,  G11C2211/5634 ,  G11C2211/5642 ,  G11C2211/5644 ,  G11C2211/5645

摘要： A multi-level cell memory device performs a read by providing a stepped voltage waveform on a wordline, and comparing cell currents to a substantially constant reference current. Prior to the application of the stepped voltage waveform, the wordline may share charge with another circuit node.

摘要翻译： 多级单元存储器件通过在字线上提供阶梯电压波形并将单元电流与基本恒定的参考电流进行比较来执行读取。 在应用阶梯电压波形之前，字线可以与另一个电路节点共享电荷。

公开(公告)号：US20080133821A1

公开(公告)日：2008-06-05

申请号：US11607655

申请日：2006-11-30

申请人： Ramkarthik Ganesan ,  Saad Monasa

发明人： Ramkarthik Ganesan ,  Saad Monasa

IPC分类号： G06F12/00

CPC分类号： G11C16/10 ,  G11C7/1039 ,  G11C7/1066 ,  G11C16/26 ,  G11C2216/14

摘要： A Double Data Rate (DDR) nonvolatile memory for use with a wireless device. A host processor transfers commands and data through a DDR interface of the nonvolatile memory. The DDR nonvolatile memory implements legacy flash functions while maintaining DDR behavior.

摘要翻译： 用于无线设备的双数据速率（DDR）非易失性存储器。 主处理器通过非易失性存储器的DDR接口传送命令和数据。 DDR非易失性存储器在保持DDR行为的同时实现传统的闪存功能。

公开(公告)号：US20080133820A1

公开(公告)日：2008-06-05

申请号：US11607556

申请日：2006-11-30

申请人： Ramkarthik Ganesan ,  Saad Monasa ,  William Low

发明人： Ramkarthik Ganesan ,  Saad Monasa ,  William Low

IPC分类号： G06F12/00

CPC分类号： G11C8/10 ,  G11C7/1066 ,  G11C16/10 ,  G11C16/32

摘要： A DDR non-volatile memory providing Double Data Rate (DDR) operation by decoding an address received from an external processor at a DDR interface to provide a command to store data in page buffers. The data received from the external processor at the DDR interface is transferred to page buffers based on the command. A command issued by an internal microcontroller transfers data stored in the page buffers to non-volatile storage.

摘要翻译： 一种DDR非易失性存储器，通过对在DDR接口处的外部处理器接收到的地址进行解码来提供双数据速率（DDR）操作，以提供在页面缓冲器中存储数据的命令。 根据该命令将从DDR接口的外部处理器接收的数据传送到页缓冲区。 由内部微控制器发出的命令将存储在页缓冲器中的数据传送到非易失性存储器。

公开(公告)号：US20080133819A1

公开(公告)日：2008-06-05

申请号：US11607656

申请日：2006-11-30

申请人： Ramkarthik Ganesan ,  Saad Monasa

发明人： Ramkarthik Ganesan ,  Saad Monasa

IPC分类号： G06F13/20 ,  G06F13/38 ,  G06F12/16

CPC分类号： G11C7/1048 ,  G11C7/1066

摘要： A Double Data Rate (DDR) nonvolatile memory includes a DDR I/F block to receive an address that is used to separate DDR data into coherent data and non-coherent data that are stored separately in the DDR nonvolatile memory.

摘要翻译： 双数据速率（DDR）非易失性存储器包括DDR I / F块，用于接收用于将DDR数据分离成相关数据的地址和独立存储在DDR非易失性存储器中的非相干数据。

公开(公告)号：US20060145905A1

公开(公告)日：2006-07-06

申请号：US11333913

申请日：2006-01-17

申请人： Richard Fackenthal ,  Matthew Dayley ,  Saad Monasa

发明人： Richard Fackenthal ,  Matthew Dayley ,  Saad Monasa

IPC分类号： H03M1/66

CPC分类号： H03M1/682 ,  H03M1/765

摘要： A multi-stage digital-to-analog converter has been presented. The multi-stage digital-to-analog converter may include a first digital-to-analog stage to output a first voltage and a second voltage in response to a first portion of a digital value, the first voltage being greater than the second voltage by a predetermined value, and a second digital-to-analog stage coupled to the first digital-to-analog stage to receive the first voltage and the second voltage and to generate a third voltage in between the first and the second voltages in response to a second portion of the digital value.

公开(公告)号：US20050285631A1

公开(公告)日：2005-12-29

申请号：US10878809

申请日：2004-06-28

申请人： Matthew Goldman ,  Saad Monasa ,  Kerry Tedrow

发明人： Matthew Goldman ,  Saad Monasa ,  Kerry Tedrow

IPC分类号： G01N30/86 ,  G11C7/06 ,  G11C7/10 ,  G11C7/12

CPC分类号： G11C7/065 ,  G11C7/1048 ,  G11C7/12

摘要： A latch includes a switch to equalize voltages of two complementary nodes. The latch also includes at least one transistor to decouple the latch from a power supply node.

摘要翻译： 锁存器包括用于均衡两个互补节点的电压的开关。 锁存器还包括至少一个晶体管，以将锁存器与电源节点去耦。

公开(公告)号：US06707749B2

公开(公告)日：2004-03-16

申请号：US10218955

申请日：2002-08-14

申请人： Quan H. Ngo ,  Saad Monasa

发明人： Quan H. Ngo ,  Saad Monasa

IPC分类号： G11C800

CPC分类号： G11C8/12 ,  G11C16/08

摘要： An interim density top boot flash memory architecture may be implemented by locking a portion or block of memory to prevent memory read and write accesses, thereby reducing the overall capacity of the memory. At the same time, this may be done without interfering with the access to parameters needed for implementing booting. In some embodiments, the locked memory may be placed at a block above the lowest addressable block that is accessed by an internal address.

摘要翻译： 可以通过锁定存储器的一部分或块来防止存储器读取和写入访问来实现中间密度顶部引导闪存架构，从而降低存储器的总体容量。 同时，这可以在不干扰实现启动所需的参数的访问的情况下完成。 在一些实施例中，锁定的存储器可以被放置在由内部地址访问的最低可寻址块之上的块上。