公开(公告)号：US09072398B2

公开(公告)日：2015-07-07

申请号：US13372296

申请日：2012-02-13

申请人： Chong Kun Choo ,  Hong Seng Tan

发明人： Chong Kun Choo ,  Hong Seng Tan

IPC分类号： G05B11/01 ,  A47H1/04 ,  E05D15/06 ,  E05F15/18 ,  E05F15/20 ,  A47H5/032 ,  E05F15/60 ,  E05F15/77

CPC分类号： A47H1/04 ,  A47H5/0325 ,  A47H2001/045 ,  E05D15/0626 ,  E05F15/60 ,  E05F15/77 ,  E05Y2400/456 ,  E05Y2400/612 ,  E05Y2400/628 ,  E05Y2400/652 ,  E05Y2400/80 ,  Y10T16/373 ,  Y10T16/375

摘要： Systems and methods for a motor-driven curtain or blind assembly are provided. For example, in some embodiments the motor drive assembly includes a track, a lead runner, and a plurality of sensors. The track can have a plurality of coils that can be electrically activated to generate an electromagnetic field to cause the lead runner to slide along the track. The lead runner may include magnet housing with a magnet to interact with the electromagnetic field. In some embodiments, the plurality of sensors or switches can be disposed between the coils. The sensors can be configured to activate the electromagnetic field locally to cause the lead runner to slide along the track. Examples of the sensors or switches include, but are not limited to, a reed switch, a silicone magnetic switch, an optical switch, a mechanical limit switch, a proximity switch, a magnetic encoder, or an optical encoder.

摘要翻译： 提供了用于电动幕帘或盲组件的系统和方法。 例如，在一些实施例中，电动机驱动组件包括轨道，牵引转轮和多个传感器。 轨道可以具有多个线圈，其可以被电激活以产生电磁场，以使引导线沿着轨道滑动。 引导器可以包括具有磁体的磁体壳体以与电磁场相互作用。 在一些实施例中，多个传感器或开关可以设置在线圈之间。 传感器可以被配置为在局部激活电磁场，使得导程器沿轨道滑动。 传感器或开关的示例包括但不限于簧片开关，硅酮磁开关，光开关，机械限位开关，接近开关，磁编码器或光编码器。

公开(公告)号：US09054209B2

公开(公告)日：2015-06-09

申请号：US13587072

申请日：2012-08-16

申请人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

发明人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

IPC分类号： H01L29/792 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66

CPC分类号： H01L29/792 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/66833

摘要： A method for enabling fabrication of memory devices requiring no or minimal additional mask for fabrication having a low cost, a small footprint, and multiple-time programming capability is disclosed. Embodiments include: forming a gate stack on a substrate; forming a source extension region in the substrate on one side of the gate stack, wherein no drain extension region is formed on the other side of the gate stack; forming a tunnel oxide liner on side surfaces of the gate stack and on the substrate on each side of the gate stack; forming a charge-trapping spacer on each tunnel oxide liner; and forming a source in the substrate on the one side of the gate stack and a drain in the substrate on the other side of the gate stack.

摘要翻译： 公开了一种能够制造不需要或最小的用于具有低成本，小占地面积和多次编程能力的制造的附加掩模的存储器件的方法。 实施例包括：在基板上形成栅叠层; 在所述栅极堆叠的一侧上的所述衬底中形成源极延伸区域，其中在所述栅极叠层的另一侧上不形成漏极延伸区域; 在所述栅极堆叠的侧表面和所述栅极叠层的每一侧的所述衬底上形成隧道氧化物衬垫; 在每个隧道氧化物衬垫上形成电荷捕获间隔物; 以及在所述栅极堆叠的一侧上的所述衬底中形成源极以及在所述栅极叠层的另一侧上的所述衬底中的漏极。

公开(公告)号：US08999863B2

公开(公告)日：2015-04-07

申请号：US12133375

申请日：2008-06-05

申请人： Jae Gon Lee ,  Jingze Tian ,  Shyue Seng Tan ,  Luona Goh ,  Wei Lu ,  Elgin Quek

发明人： Jae Gon Lee ,  Jingze Tian ,  Shyue Seng Tan ,  Luona Goh ,  Wei Lu ,  Elgin Quek

IPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/66

CPC分类号： H01L21/823807 ,  H01L29/665 ,  H01L29/7843

摘要： A stress liner having first and second stress type is provided over a first type and a second type transistor to improve reliability and performance without incurring area penalties or layout deficiencies.

摘要翻译： 具有第一和第二应力类型的应力衬垫设置在第一类型和第二类型晶体管上，以提高可靠性和性能，而不会引起区域损失或布局缺陷。

公开(公告)号：US08957470B2

公开(公告)日：2015-02-17

申请号：US13526550

申请日：2012-06-19

申请人： Yan Zhe Tang ,  Shyue Seng Tan ,  Ying Keung Leung ,  Elgin Quek

发明人： Yan Zhe Tang ,  Shyue Seng Tan ,  Ying Keung Leung ,  Elgin Quek

IPC分类号： H01L29/788

CPC分类号： H01L21/82385 ,  H01L21/76224 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0928 ,  H01L27/11546

摘要： A device and methods for forming a device are disclosed. The device includes a substrate having first, second and third regions. The first region includes a memory cell region, the second region includes a peripheral circuit region and the third region includes a logic region. A memory cell which includes a memory transistor having a first stack height (TSM) is disposed in the first region. A high voltage (HV) transistor having a second stack height (TSHV) is disposed in the second region and a logic transistor having a third stack height (TSL) is disposed in the third region. The first, second and third stack heights are substantially the same across the substrate.

摘要翻译： 公开了一种用于形成装置的装置和方法。 该装置包括具有第一，第二和第三区域的基板。 第一区域包括存储单元区域，第二区域包括外围电路区域，第三区域包括逻辑区域。 包括具有第一堆叠高度（TSM）的存储晶体管的存储单元设置在第一区域中。 具有第二叠层高度（TSHV）的高压（HV）晶体管设置在第二区域中，并且具有第三叠层高度（TSL）的逻辑晶体管设置在第三区域中。 第一，第二和第三堆叠高度在基板上基本相同。

公开(公告)号：US08866212B2

公开(公告)日：2014-10-21

申请号：US13107005

申请日：2011-05-13

申请人： Shyue Seng Tan

发明人： Shyue Seng Tan

IPC分类号： H01L29/92 ,  H01L21/28 ,  H01L29/423 ,  H01L29/792 ,  H01L29/78 ,  H01L29/66 ,  H01L29/788

CPC分类号： H01L29/42324 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/4916 ,  H01L29/512 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7833 ,  H01L29/7881 ,  H01L29/792

摘要： In one example, the memory device disclosed herein includes a gate insulation layer and a charge storage layer positioned above the gate insulation layer, wherein the charge storage layer has a first width. The device further includes a blocking insulation layer positioned above the charge storage layer and a gate electrode positioned above the blocking insulation layer, wherein the gate electrode has a second width that is greater than the first width. An illustrative method disclosed herein includes forming a gate stack for a memory device, wherein the gate stack includes a gate insulation layer, an initial charge storage layer, a blocking insulation layer and a gate electrode, and wherein the initial charge storage layer has a first width. The method further includes performing an etching process to selectively remove at least a portion of the initial charge storage layer so as to produce a charge storage layer having a second width that is less than the first width of the initial charge storage layer.

摘要翻译： 在一个示例中，本文公开的存储器件包括位于栅极绝缘层上方的栅极绝缘层和电荷存储层，其中电荷存储层具有第一宽度。 该器件还包括位于电荷存储层上方的阻挡绝缘层和位于阻挡绝缘层上方的栅电极，其中栅电极具有大于第一宽度的第二宽度。 本文公开的一种说明性方法包括形成用于存储器件的栅极堆叠，其中栅极堆叠包括栅极绝缘层，初始电荷存储层，阻挡绝缘层和栅极电极，并且其中初始电荷存储层具有第一 宽度。 该方法还包括执行蚀刻处理以选择性地去除初始电荷存储层的至少一部分，以便产生具有小于初始电荷存储层的第一宽度的第二宽度的电荷存储层。

公开(公告)号：US08836036B2

公开(公告)日：2014-09-16

申请号：US12776437

申请日：2010-05-10

申请人： Shyue Seng Tan ,  Lee Wee Teo

发明人： Shyue Seng Tan ,  Lee Wee Teo

IPC分类号： H01L21/70 ,  H01L21/336 ,  H01L29/78 ,  H01L21/265 ,  H01L29/66

CPC分类号： H01L21/26506 ,  H01L21/265 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/7848

摘要： A method for fabricating a semiconductor device is presented. The method comprises providing a gate stack including a gate dielectric and gate electrode over a substrate. Stressor regions comprising stressor material incorporated into substitutional sites of the substrate are formed within the substrate on opposed sides of the gate stack. A first stressor layer having a first stress value is formed over the semiconductor device after forming the stressor regions followed by an anneal to memorize at least a portion of the first stress value in the semiconductor device, wherein the anneal is conducted at a low temperature.

摘要翻译： 本发明提供一种制造半导体器件的方法。 该方法包括在衬底上提供包括栅极电介质和栅电极的栅极堆叠。 在栅堆叠的相对侧上的衬底内形成包含掺入衬底的取代位置的应力源材料的应力区域。 在半导体器件中形成具有第一应力值的第一应力层在形成应力区之后进行退火，以在半导体器件中存储第一应力值的至少一部分，其中退火在低温下进行。

公开(公告)号：US08750037B2

公开(公告)日：2014-06-10

申请号：US12456440

申请日：2009-06-16

申请人： Eng Huat Toh ,  Chung Foong Tan ,  Shyue Seng Tan ,  Jae Gon Lee ,  Elgin Quek

发明人： Eng Huat Toh ,  Chung Foong Tan ,  Shyue Seng Tan ,  Jae Gon Lee ,  Elgin Quek

IPC分类号： G11C16/04

CPC分类号： H01L29/7885 ,  G11C16/0408 ,  H01L29/42336 ,  H01L29/66825

摘要： A non-volatile memory device (and method of manufacture) is disclosed and structured to enable a write operation using an ionization impact process in a first portion of the device and a read operation using a tunneling process in a second portion of the device. The non-volatile memory device (1) increases hot carrier injection efficiency, (2) decreases power consumption, and (3) enables voltage and device scaling in the non-volatile memory devices.

摘要翻译： 公开并构造了非易失性存储器件（和制造方法），以使得能够在器件的第一部分中使用电离冲击处理的写入操作以及在器件的第二部分中使用隧道工艺的读取操作。 非易失性存储器件（1）增加了热载流子注入效率，（2）降低功耗，（3）使非易失性存储器件中的电压和器件缩放。

公开(公告)号：US08716081B2

公开(公告)日：2014-05-06

申请号：US11686475

申请日：2007-03-15

申请人： Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Shailendra Mishra ,  Johnny Widodo

发明人： Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Shailendra Mishra ,  Johnny Widodo

IPC分类号： H01L29/76

CPC分类号： H01L29/94 ,  H01L27/10805 ,  H01L27/1085 ,  H01L27/11

摘要： A method and structure for a memory device, such as a 1T-SRAM, having a capacitor top plate directly over a doped bottom plate region. An example device comprises the following. An isolation film formed as to surround an active area on a substrate. A gate dielectric and gate electrode formed over a portion of the active area. A source element and a drain element in the substrate adjacent to the gate electrode. The drain element is comprised of a drain region and a bottom plate region. The drain region is between the bottom plate region and the gate structure. A capacitor dielectric and a capacitor top plate are over at least portions of the bottom plate region.

摘要翻译： 用于诸如1T-SRAM的存储器件的方法和结构，其具有直接在掺杂底板区域上方的电容器顶板。 示例设备包括以下。 形成为围绕衬底上的有源区域的隔离膜。 形成在有源区域的一部分上的栅极电介质和栅电极。 与栅电极相邻的衬底中的源极元件和漏极元件。 漏极元件由漏区和底板区组成。 漏极区域位于底板区域和栅极结构之间。 电容器电介质和电容器顶板在底板区域的至少部分上方。

公开(公告)号：US08698118B2

公开(公告)日：2014-04-15

申请号：US13408221

申请日：2012-02-29

申请人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

发明人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

IPC分类号： H01L29/02 ,  H01L47/00 ,  H01L29/04 ,  H01L29/06

CPC分类号： H01L45/04 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/1206 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/147

摘要： Disclosed herein is a compact RRAM (Resistance Random Access Memory) device structure and various methods of making such an RRAM device. In one example, a device disclosed herein includes a gate electrode, a conductive sidewall spacer and at least one variable resistance material layer positioned between the gate electrode and the conductive sidewall spacer.

摘要翻译： 这里公开了紧凑的RRAM（电阻随机存取存储器）装置结构和制造这种RRAM装置的各种方法。 在一个示例中，本文公开的器件包括栅极，导电侧壁隔离物和位于栅电极和导电侧壁间隔物之间​​的至少一个可变电阻材料层。

公开(公告)号：US08674332B2

公开(公告)日：2014-03-18

申请号：US13445658

申请日：2012-04-12

申请人： Eng Huat Toh ,  Shyue Seng Tan ,  Elgin Quek

发明人： Eng Huat Toh ,  Shyue Seng Tan ,  Elgin Quek

IPC分类号： H01L29/02 ,  H01L47/00

CPC分类号： H01L45/04 ,  H01L27/2445 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1666

摘要： One device disclosed herein includes first and second sidewall spacers positioned above a semiconducting substrate, wherein the first and second sidewall spacers are comprised of at least a conductive material, a conductive word line electrode positioned between the first and second sidewall spacers and first and second regions of variable resistance material positioned between the conductive word line electrode and the conductive material of the first and second sidewall spacers, respectively. This example also includes a base region of a bipolar transistor in the substrate below the word line electrode, an emitter region formed below the base region and first and second collector regions formed in the substrate within the base region, wherein the first collector region is positioned at least partially under the first region of variable resistance material and the second collector region is positioned at least partially under the second region of variable resistance material.

摘要翻译： 本文公开的一种装置包括位于半导体衬底之上的第一和第二侧壁间隔物，其中第一和第二侧壁间隔物由至少导电材料构成，位于第一和第二侧壁间隔物之间​​的导电字线电极和第一和第二区域 分别位于导电字线电极和第一和第二侧壁间隔物的导电材料之间的可变电阻材料。 该示例还包括在字线电极下方的基板中的双极晶体管的基极区域，形成在基极区域下方的发射极区域和形成在基极区域内的基板中的第一和第二集电极区域，其中第一集电极区域被定位 至少部分地在可变电阻材料的第一区域下方，并且第二集电极区域至少部分地位于可变电阻材料的第二区域的下方。