公开(公告)号：US20120223796A1

公开(公告)日：2012-09-06

申请号：US13372503

申请日：2012-02-14

申请人： Kai-Yi Huang ,  Yuh-Sheng Jean ,  Ta-Hsun Yeh

发明人： Kai-Yi Huang ,  Yuh-Sheng Jean ,  Ta-Hsun Yeh

IPC分类号： H01F29/02

CPC分类号： H01F21/12 ,  H01F2021/125 ,  H01L23/5227 ,  H01L23/645 ,  H01L2924/0002 ,  H01L2924/00

摘要： A variable inductor includes an inductor element and a first inductance adjusting circuit. The first inductance adjusting circuit includes a first open-loop structure and a first switch element. The first switch element is coupled to the first open-loop structure. When the first switch element is in a conducting state, the first open-loop structure and the first switch element forms a first closed-loop to induce a first magnetic flux which alters a magnetic flux from the inductor element in operation.

摘要翻译： 可变电感器包括电感器元件和第一电感调节电路。 第一电感调节电路包括第一开环结构和第一开关元件。 第一开关元件耦合到第一开环结构。 当第一开关元件处于导通状态时，第一开环结构和第一开关元件形成第一闭环以产生在操作中改变来自电感器元件的磁通量的第一磁通量。

公开(公告)号：US07936245B2

公开(公告)日：2011-05-03

申请号：US12773024

申请日：2010-05-04

申请人： Kai-Yi Huang ,  Yuh-Sheng Jean ,  Ta-Hsun Yeh

发明人： Kai-Yi Huang ,  Yuh-Sheng Jean ,  Ta-Hsun Yeh

IPC分类号： H01F5/00

CPC分类号： H01F17/0006

摘要： A stacked structure of a spiral inductor includes a first metal layer, a second metal layer, a first set of vias, and a second set of vias. The first metal layer includes a first segment, a second segment, and a third segment, wherein the layout direction of the third segment is different from the layout direction of the first and second segments. The second metal layer includes a fourth segment, a fifth segment, and a sixth segment connected to the fifth segment, wherein the layout direction of the sixth segment is different from the layout direction of the fourth and fifth segments. The first set of vias connects the first and fourth segments, and they construct a first shunt winding. The second set of vias connects the second and fifth segments, and they construct a second shunt winding. The third and sixth segments construct a crossover region.

摘要翻译： 螺旋电感器的堆叠结构包括第一金属层，第二金属层，第一组通孔和第二组通孔。 第一金属层包括第一段，第二段和第三段，其中第三段的布局方向与第一段和第二段的布局方向不同。 第二金属层包括第四段，第五段和连接到第五段的第六段，其中第六段的布局方向与第四段和第五段的布局方向不同。 第一组通孔连接第一和第四段，并构成第一个分流绕组。 第二组通孔连接第二和第五段，并且它们构成第二分流绕组。 第三和第六段构成交叉区域。

公开(公告)号：US07612645B2

公开(公告)日：2009-11-03

申请号：US11548687

申请日：2006-10-11

申请人： Ta-Hsun Yeh ,  Yuh-Sheng Jean

发明人： Ta-Hsun Yeh ,  Yuh-Sheng Jean

IPC分类号： H01F5/00

CPC分类号： H01F17/0006 ,  H01F27/34 ,  H01L23/5227 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated inductor formed on a substrate comprises a metal layer pattern, a via layer pattern overlapping and electrically connected to the metal layer, and a redistribution layer pattern overlapping and electrically connected to the via layer. The metal layer pattern, the via layer pattern, and the redistribution layer pattern are a coil pattern.

摘要翻译： 形成在基板上的集成电感器包括金属层图案，与金属层重叠并电连接的通孔层图案，以及重叠并电连接到通孔层的再分布层图案。 金属层图案，通孔层图案和再分布层图案是线圈图案。

公开(公告)号：US20080251841A1

公开(公告)日：2008-10-16

申请号：US12056293

申请日：2008-03-27

申请人： Kai-Yi Huang ,  Ta-Hsun Yeh ,  Yuh-Sheng Jean

发明人： Kai-Yi Huang ,  Ta-Hsun Yeh ,  Yuh-Sheng Jean

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66659

摘要： The structure of the MOS transistor provided in this invention has LDD (lightly doped drain) and halo doped regions removed from the source, the drain or both regions in the substrate for improved linearity range when operated as a voltage-controlled resistor. The removal of the LDD and halo doped regions is performed by simply modifying the standard mask of the MOS process using a logic operation layer with no extra mask required.

摘要翻译： 在本发明中提供的MOS晶体管的结构具有从源极，漏极或衬底中的两个区域去除的LDD（轻掺杂漏极）和卤素掺杂区域，用于当作为压控电阻器工作时提高线性范围。 通过简单地使用没有额外掩模的逻辑运算层来修改MOS工艺的标准掩模来执行LDD和光晕掺杂区的去除。

公开(公告)号：US20080237792A1

公开(公告)日：2008-10-02

申请号：US12050174

申请日：2008-03-18

申请人： Han-Chang Kang ,  Ta-Hsun Yeh

发明人： Han-Chang Kang ,  Ta-Hsun Yeh

IPC分类号： H01L29/92 ,  H01L23/48

CPC分类号： H01L27/0207 ,  H01G2/065 ,  H01G4/01 ,  H01L27/0805

摘要： The present invention provides a metal-oxide-metal (MOM) capacitor structure having a plurality of symmetrical ring type sections. The MOM capacitor structure of the present invention does not need photomasks above standard CMOS process, and thus the process cost is cheaper. In addition, due to the semiconductor process improvement, a significantly large number of metal layers can be stacked in the MOM capacitor structure, and since the distance between the metal layers becomes smaller, the unit capacitance will be increased.

摘要翻译： 本发明提供一种具有多个对称环型部分的金属氧化物金属（MOM）电容器结构。 本发明的MOM电容器结构不需要高于标准CMOS工艺的光掩模，因此工艺成本更便宜。 此外，由于半导体工艺的改进，可以在MOM电容器结构中层叠大量的金属层，并且由于金属层之间的距离变小，所以单位电容将增加。

公开(公告)号：US20050083623A1

公开(公告)日：2005-04-21

申请号：US10964392

申请日：2004-10-13

申请人： Ta-Hsun Yeh ,  Yung-Hao Lin ,  Yuh-Sheng Jean

发明人： Ta-Hsun Yeh ,  Yung-Hao Lin ,  Yuh-Sheng Jean

IPC分类号： H01L29/70 ,  H01L21/33 ,  H01L21/822 ,  H01L27/02 ,  H01L27/04 ,  H02H9/00

CPC分类号： H01L27/0259 ,  H01L2924/0002 ,  H01L2924/00

摘要： An ESD protection circuit for hybrid voltage sources includes a first bipolar transistor set and a second bipolar transistor set, a first detection circuit, and a second detection circuit. The ON/OFF states of the first bipolar transistor set and the second bipolar transistor set are determined by the first and the second detection circuit, and the ON/OFF states function to isolate terminals of the different voltage sources and discharge electrostatic charges injected into one of the terminals.

摘要翻译： 用于混合电压源的ESD保护电路包括第一双极晶体管组和第二双极晶体管组，第一检测电路和第二检测电路。 第一双极晶体管组和第二双极晶体管组的ON / OFF状态由第一和第二检测电路确定，并且ON / OFF状态用于隔离不同电压源的端子和将静电电荷注入一个 的终端。

公开(公告)号：US06329234B1

公开(公告)日：2001-12-11

申请号：US09624026

申请日：2000-07-24

申请人： Ssu-Pin Ma ,  Chun-Hon Chen ,  Ta-Hsun Yeh ,  Kuo-Reay Peng ,  Heng-Ming Hsu ,  Kong-Beng Thei ,  Chi-Wu Chou ,  Yen-Shih Ho

发明人： Ssu-Pin Ma ,  Chun-Hon Chen ,  Ta-Hsun Yeh ,  Kuo-Reay Peng ,  Heng-Ming Hsu ,  Kong-Beng Thei ,  Chi-Wu Chou ,  Yen-Shih Ho

IPC分类号： H01L218238

CPC分类号： H01L28/40 ,  H01L21/3212 ,  H01L21/76838 ,  H01L28/56 ,  H01L28/60 ,  H01L28/90

摘要： In many mixed-signal or radio frequency Rf applications, inductors and capacitors are needed at the same time. For a high performance inductor devices, a thick metal layer is needed to increase performance, usually requiring an extra masking process. The present invention describes both a structure and method of fabricating both copper metal-insulator-metal (MIM) capacitors and thick metal inductors, simultaneously, with only one mask, for high frequency mixed-signal or Rf, CMOS applications, in a damascene and dual damascene trench/via process. High performance device structures formed by this invention include: parallel plate capacitor bottom metal (CBM) electrodes and capacitor top metal (CTM) electrodes, metal-insulator-metal (MIM) capacitors, thick inductor metal wiring, interconnects and contact vias.

摘要翻译： 在许多混合信号或射频Rf应用中，同时需要电感器和电容器。 对于高性能电感器件，需要厚金属层来提高性能，通常需要额外的掩模工艺。 本发明同时描述了铜金属 - 绝缘体 - 金属（MIM）电容器和厚金属​​电感器的结构和方法，同时仅使用一个掩模用于大马士革中的高频混合信号或Rf，CMOS应用， 双镶嵌沟/通孔工艺。 本发明形成的高性能器件结构包括：平行电容器底部金属（CBM）电极和电容器顶部金属（CTM）电极，金属 - 绝缘体 - 金属（MIM）电容器，厚电感器金属布线，互连和接触通孔。

公开(公告)号：US20090146252A1

公开(公告)日：2009-06-11

申请号：US12277309

申请日：2008-11-25

申请人： Kai-Yi Huang ,  Ta-Hsun Yeh ,  Yuh-Sheng Jean

发明人： Kai-Yi Huang ,  Ta-Hsun Yeh ,  Yuh-Sheng Jean

IPC分类号： H01L29/00

CPC分类号： H01L23/5227 ,  H01L28/10 ,  H01L2924/0002 ,  H01L2924/00

摘要： This invention provides an integrated inductor structure including a substrate, a metal coil layer on the substrate and a dielectric layer between the substrate and the metal coil layer. A well shielding structure for reducing eddy current is disposed in the substrate under the metal coil layer. The well shielding structure is chequered with a plurality of N wells and a plurality of P wells. The N wells and P wells are arranged in a chessboard-like manner. A P+ pickup ring is provided in the substrate to encompass the well shielding structure. A guard ring is formed directly on the P+ pickup ring.

摘要翻译： 本发明提供了一种集成电感器结构，其包括衬底，衬底上的金属线圈层和在衬底和金属线圈层之间的介电层。 用于减少涡流的良好屏蔽结构设置在金属线圈层下方的基板中。 阱屏蔽结构用多个N阱和多个P阱进行方格。 N井和P井以棋盘状排列。 P +拾取环设置在衬底中以包围阱屏蔽结构。 保护环直接形成在P +拾音环上。

公开(公告)号：US20060006431A1

公开(公告)日：2006-01-12

申请号：US11174743

申请日：2005-07-05

申请人： Yuh-Sheng Jean ,  Ta-Hsun Yeh

发明人： Yuh-Sheng Jean ,  Ta-Hsun Yeh

IPC分类号： H01L29/76 ,  H01L21/336

CPC分类号： H01L29/93 ,  H01L29/94

摘要： A metal oxide semiconductor (MOS) varactor includes a first terminal and a second terminal, and the MOS varactor comprises a substrate; a deep well, formed on the substrate; and a first MOS device, formed on the deep well; wherein a gate of the first MOS device is coupled to the first terminal, and a source and a drain of the first MOS device are coupled to the second terminal.

摘要翻译： 金属氧化物半导体（MOS）变容二极管包括第一端子和第二端子，并且MOS变容二极管包括衬底; 在衬底上形成深井; 和深井形成的第一MOS器件; 其中所述第一MOS器件的栅极耦合到所述第一端子，并且所述第一MOS器件的源极和漏极耦合到所述第二端子。

公开(公告)号：US06667217B1

公开(公告)日：2003-12-23

申请号：US09795115

申请日：2001-03-01

申请人： Heng-Ming Hsu ,  Jau-Yuann Chung ,  Yen-Shih Ho ,  Chun-Hon Chen ,  Kuo-Reay Peng ,  Ta-Hsun Yeh ,  Kong-Beng Thei ,  Ssu-Pin Ma

发明人： Heng-Ming Hsu ,  Jau-Yuann Chung ,  Yen-Shih Ho ,  Chun-Hon Chen ,  Kuo-Reay Peng ,  Ta-Hsun Yeh ,  Kong-Beng Thei ,  Ssu-Pin Ma

IPC分类号： H01L2120

CPC分类号： H01L28/10 ,  H01F17/0006 ,  H01F41/042 ,  H01L23/5227 ,  H01L27/08 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A process for integrating the fabrication of a thick, copper inductor structure, with the fabrication of narrow channel length CMOS devices, has been developed. The integrated process features the use of only one additional photolithographic masking step, used to form the opening in an IMD layer, that will accommodate the subsequent inductor structure. After forming damascene type openings in the same IMD layer, in the CMOS region, copper is deposited and then defined, to result in a thick, copper inductor structure, in the opening in the IMD layer, in a first region of a semiconductor substrate, as well as to result in copper interconnect structures, in the damascene type openings located in a second region of the semiconductor structure, used for the narrow channel length CMOS devices. The use of a thick, copper inductor structure, equal to the thickness of the IMD layer, results in increased inductance, or an increased quality factor, when compared to counterparts formed with thinner metal inductors.

摘要翻译： 已经开发了将厚铜电感器结构的制造与窄沟道长度CMOS器件的制造相结合的工艺。 集成过程的特征在于仅使用一个额外的光刻掩模步骤，用于在IMD层中形成开口，其将适应随后的电感器结构。 在相同的IMD层中形成镶嵌型开口之后，在CMOS区域中，沉积铜，然后限定铜，以在半导体衬底的第一区域中的IMD层的开口中产生厚的铜电感器结构， 以及在半导体结构的第二区域中的镶嵌型开口中产生用于窄沟道长度CMOS器件的铜互连结构。 与使用较薄的金属电感器形成的对应物相比，使用等于IMD层的厚度的厚铜电感器结构导致增加的电感或增加的品质因数。