公开(公告)号：US20100275174A1

公开(公告)日：2010-10-28

申请号：US12801895

申请日：2010-06-30

申请人： Ayako Nakano ,  Satoshi Tanaka ,  Toshiya Kotani

发明人： Ayako Nakano ,  Satoshi Tanaka ,  Toshiya Kotani

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G03F1/36

摘要： A correction target pattern having a size not more than a threshold value is extracted from first design data containing a pattern of a semiconductor integrated circuit. The first characteristic of the semiconductor integrated circuit is calculated on the basis of the first design data. Second design data is generated by correcting the correction target pattern contained in the first design data. The second characteristic of the semiconductor integrated circuit is calculated on the basis of the second design data. It is checked whether the characteristic difference between the first characteristic and the second characteristic falls within a tolerance. It is decided to use the second design data to manufacture the semiconductor integrated circuit when the characteristic difference falls within the tolerance.

摘要翻译： 从包含半导体集成电路的图案的第一设计数据中提取尺寸不大于阈值的校正对象图案。 基于第一设计数据计算半导体集成电路的第一特性。 通过校正包含在第一设计数据中的校正目标图案来生成第二设计数据。 基于第二设计数据计算半导体集成电路的第二特性。 检查第一特性和第二特性之间的特性差是否落在公差之内。 当特性差在公差范围内时，决定使用第二设计数据来制造半导体集成电路。

公开(公告)号：US20070003127A1

公开(公告)日：2007-01-04

申请号：US11474297

申请日：2006-06-26

申请人： Ayako Nakano ,  Satoshi Tanaka ,  Toshiya Kotani

发明人： Ayako Nakano ,  Satoshi Tanaka ,  Toshiya Kotani

IPC分类号： G06K9/00

CPC分类号： G06F17/5068 ,  G03F1/36

摘要： A correction target pattern having a size not more than a threshold value is extracted from first design data containing a pattern of a semiconductor integrated circuit. The first characteristic of the semiconductor integrated circuit is calculated on the basis of the first design data. Second design data is generated by correcting the correction target pattern contained in the first design data. The second characteristic of the semiconductor integrated circuit is calculated on the basis of the second design data. It is checked whether the characteristic difference between the first characteristic and the second characteristic falls within a tolerance. It is decided to use the second design data to manufacture the semiconductor integrated circuit when the characteristic difference falls within the tolerance.

摘要翻译： 从包含半导体集成电路的图案的第一设计数据中提取尺寸不大于阈值的校正对象图案。 基于第一设计数据计算半导体集成电路的第一特性。 通过校正包含在第一设计数据中的校正目标图案来生成第二设计数据。 基于第二设计数据计算半导体集成电路的第二特性。 检查第一特性和第二特性之间的特性差是否落在公差之内。 当特性差在公差范围内时，决定使用第二设计数据来制造半导体集成电路。

公开(公告)号：US07770145B2

公开(公告)日：2010-08-03

申请号：US11474297

申请日：2006-06-26

申请人： Ayako Nakano ,  Satoshi Tanaka ,  Toshiya Kotani

发明人： Ayako Nakano ,  Satoshi Tanaka ,  Toshiya Kotani

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G03F1/36

摘要： A correction target pattern having a size not more than a threshold value is extracted from first design data containing a pattern of a semiconductor integrated circuit. The first characteristic of the semiconductor integrated circuit is calculated on the basis of the first design data. Second design data is generated by correcting the correction target pattern contained in the first design data. The second characteristic of the semiconductor integrated circuit is calculated on the basis of the second design data. It is checked whether the characteristic difference between the first characteristic and the second characteristic falls within a tolerance. It is decided to use the second design data to manufacture the semiconductor integrated circuit when the characteristic difference falls within the tolerance.

摘要翻译： 从包含半导体集成电路的图案的第一设计数据中提取尺寸不大于阈值的校正对象图案。 基于第一设计数据计算半导体集成电路的第一特性。 通过校正包含在第一设计数据中的校正目标图案来生成第二设计数据。 基于第二设计数据计算半导体集成电路的第二特性。 检查第一特性和第二特性之间的特性差是否落在公差之内。 当特性差在公差范围内时，决定使用第二设计数据来制造半导体集成电路。

公开(公告)号：US08042067B2

公开(公告)日：2011-10-18

申请号：US12216220

申请日：2008-07-01

申请人： Ayako Nakano ,  Toshiya Kotani

发明人： Ayako Nakano ,  Toshiya Kotani

IPC分类号： G06F17/50 ,  G03F1/00

CPC分类号： G03F7/705 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466

摘要： A pattern forming method of forming a desired pattern on a semiconductor substrate is disclosed, which comprises extracting a first pattern of a layer, extracting a second pattern of one or more layers overlapped with the layer, the second pattern being arranged close to or overlapped with the first pattern, calculating a distance between the first and second patterns on a semiconductor substrate in consideration of a predetermined process variation, determining whether or not the distance between the first and second patterns satisfy an allowable margin given for the distance between the first and second patterns, and correcting, if the distance does not satisfy the allowable margin, at least one of the first and second patterns to satisfy the allowable margin.

摘要翻译： 公开了一种在半导体衬底上形成期望图案的图案形成方法，其包括提取层的第一图案，提取与所述层重叠的一个或多个层的第二图案，所述第二图案被布置成与所述图案重叠或重叠 考虑到预定的处理变化，计算半导体衬底上的第一和第二图案之间的距离，确定第一和第二图案之间的距离是否满足给定的第一和第二图案之间的距离的允许余量 模式，并且如果距离不满足允许余量，则校正第一和第二图案中的至少一个以满足允许余量。

公开(公告)号：US07700997B2

公开(公告)日：2010-04-20

申请号：US11346293

申请日：2006-02-03

申请人： Takuya Futatsuyama ,  Toshiya Kotani ,  Hiromitsu Mashita ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

发明人： Takuya Futatsuyama ,  Toshiya Kotani ,  Hiromitsu Mashita ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

IPC分类号： G11C16/04

CPC分类号： H01L27/115 ,  H01L27/11517

摘要： According to this invention, the NAND type flash memory of high reliability is realized. It provides a semiconductor memory device comprising: a plurality of memory cells; a plurality of word lines formed by a first gate wiring layer; a plurality of first transistors for providing voltages to said word lines; and electrical connections for connection said word lines and sources or drains of said first transistors, said electrical connections being formed of both first wirings of a first wiring layer formed above said first gate wiring layer and second wirings of a second wiring layers formed above said first wiring layer.

摘要翻译： 根据本发明，实现了高可靠性的NAND型闪速存储器。 它提供一种半导体存储器件，包括：多个存储单元; 由第一栅极布线层形成的多个字线; 用于向所述字线提供电压的多个第一晶体管; 以及用于连接所述字线和所述第一晶体管的源极或漏极的电连接，所述电连接由形成在所述第一栅极布线层上方的第一布线层的第一布线和形成在所述第一晶体管上方的第二布线层的第二布线形成 接线层。

公开(公告)号：US20080276216A1

公开(公告)日：2008-11-06

申请号：US12216220

申请日：2008-07-01

申请人： Ayako Nakano ,  Toshiya Kotani

发明人： Ayako Nakano ,  Toshiya Kotani

IPC分类号： G06F17/50

CPC分类号： G03F7/705 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466

摘要： A pattern forming method of forming a desired pattern on a semiconductor substrate is disclosed, which comprises extracting a first pattern of a layer, extracting a second pattern of one or more layers overlapped with the layer, the second pattern being arranged close to or overlapped with the first pattern, calculating a distance between the first and second patterns on a semiconductor substrate in consideration of a predetermined process variation, determining whether or not the distance between the first and second patterns satisfy an allowable margin given for the distance between the first and second patterns, and correcting, if the distance does not satisfy the allowable margin, at least one of the first and second patterns to satisfy the allowable margin.

摘要翻译： 公开了一种在半导体衬底上形成期望图案的图案形成方法，其包括提取层的第一图案，提取与所述层重叠的一个或多个层的第二图案，所述第二图案被布置成与所述图案重叠或重叠 考虑到预定的处理变化，计算半导体衬底上的第一和第二图案之间的距离，确定第一和第二图案之间的距离是否满足给定的第一和第二图案之间的距离的允许余量 模式，并且如果距离不满足允许余量，则校正第一和第二图案中的至少一个以满足允许余量。

公开(公告)号：US20070028205A1

公开(公告)日：2007-02-01

申请号：US11492802

申请日：2006-07-26

申请人： Ayako Nakano ,  Toshiya Kotani ,  Atsushi Watanabe

发明人： Ayako Nakano ,  Toshiya Kotani ,  Atsushi Watanabe

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A design data processing method in a semiconductor device includes extracting, from design data, a graphic in which there exist a first wiring and a second wiring which is orthogonal to the first wiring, and changing a portion where the first wiring is orthogonal to the second wiring to make connection at an angle other than 90 degrees, thereby preparing new design data.

摘要翻译： 半导体装置中的设计数据处理方法包括从设计数据提取存在与第一布线正交的第一布线和第二布线的图形，以及将第一布线正交于第二布线的部分 接线以90度以外的角度进行连接，从而准备新的设计数据。

公开(公告)号：US20060197136A1

公开(公告)日：2006-09-07

申请号：US11346293

申请日：2006-02-03

申请人： Takuya Futatsuyama ,  Toshiya Kotani ,  Hiromitsu Mashita ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

发明人： Takuya Futatsuyama ,  Toshiya Kotani ,  Hiromitsu Mashita ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

IPC分类号： H01L29/76

CPC分类号： H01L27/115 ,  H01L27/11517

摘要： According to this invention, the NAND type flash memory of high reliability is realized. It provides a semiconductor memory device comprising: a plurality of memory cells; a plurality of word lines formed by a first gate wiring layer; a plurality of first transistors for providing voltages to said word lines; and electrical connections for connection said word lines and sources or drains of said first transistors, said electrical connections being formed of both first wirings of a first wiring layer formed above said first gate wiring layer and second wirings of a second wiring layers formed above said first wiring layer.

摘要翻译： 根据本发明，实现了高可靠性的NAND型闪速存储器。 它提供一种半导体存储器件，包括：多个存储单元; 由第一栅极布线层形成的多个字线; 用于向所述字线提供电压的多个第一晶体管; 以及用于连接所述字线和所述第一晶体管的源极或漏极的电连接，所述电连接由形成在所述第一栅极布线层上方的第一布线层的第一布线和形成在所述第一晶体管上方的第二布线层的第二布线形成 接线层。

公开(公告)号：US20100193960A1

公开(公告)日：2010-08-05

申请号：US12659773

申请日：2010-03-22

申请人： Hiromitsu Mashita ,  Toshiya Kotani ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

发明人： Hiromitsu Mashita ,  Toshiya Kotani ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

IPC分类号： H01L23/52 ,  G06F17/50 ,  G03F1/00

CPC分类号： H01L27/0207 ,  G03F1/00 ,  G03F1/36 ,  G06F17/5068 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11519

摘要： A semiconductor device includes a semiconductor substrate, and a circuit pattern group comprising at least N (≧2) circuit pattern on the semiconductor substrate, at least one vicinity of end portion among the at least of N circuit patterns including a connection area to electrically connect to a circuit pattern in another circuit pattern group different from the circuit pattern group, the at least N wirings pattern including a circuit pattern N1 and at least one circuit pattern Ni (i≧2) arranged in one direction different from longitudinal direction of the circuit pattern N1, the at least one circuit patterns Ni having larger i being arranged at further position away from the circuit pattern N1, and in terms of a pattern including the connection area among the at least of Ni circuit patterns, the larger the i, the connection area being arranged at a further position in longitudinal direction.

摘要翻译： 半导体器件包括半导体衬底和在半导体衬底上至少包括N（≥2）个电路图案的电路图案组，至少N个电路图案中的至少一个端部附近包括连接区域以电连接 涉及与电路图案组不同的另一个电路图案组中的电路图案，所述至少N个布线图案包括电路图案N1和沿与电路的纵向方向不同的一个方向布置的至少一个电路图案Ni（i≥2） 图案N1中，具有较大i的至少一个电路图案Ni布置在远离电路图案N1的更远位置处，并且根据包括至少Ni电路图案中的连接区域的图案，i， 连接区域布置在纵向方向上的另一位置。

公开(公告)号：US07716617B2

公开(公告)日：2010-05-11

申请号：US11299843

申请日：2005-12-13

申请人： Hiromitsu Mashita ,  Toshiya Kotani ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

发明人： Hiromitsu Mashita ,  Toshiya Kotani ,  Atsushi Maesono ,  Ayako Nakano ,  Tadahito Fujisawa

IPC分类号： G06F17/50 ,  H03K19/177 ,  H01L25/00

CPC分类号： H01L27/0207 ,  G03F1/00 ,  G03F1/36 ,  G06F17/5068 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11519

摘要： A semiconductor device includes a semiconductor substrate, and a circuit pattern group comprising at least N (≧2) circuit pattern on the semiconductor substrate, at least one vicinity of end portion among the at least of N circuit patterns including a connection area to electrically connect to a circuit pattern in another circuit pattern group different from the circuit pattern group, the at least N wirings pattern including a circuit pattern N1 and at least one circuit pattern Ni (i≧2) arranged in one direction different from longitudinal direction of the circuit pattern N1, the at least one circuit patterns Ni having larger i being arranged at further position away from the circuit pattern N1, and in terms of a pattern including the connection area among the at least of Ni circuit patterns, the larger the i, the connection area being arranged at a further position in longitudinal direction.

摘要翻译： 半导体器件包括半导体衬底和在半导体衬底上至少包括N（≥2）个电路图案的电路图案组，至少N个电路图案中的至少一个端部附近包括连接区域以电连接 涉及与电路图案组不同的另一个电路图案组中的电路图案，所述至少N个布线图案包括电路图案N1和沿与电路的纵向方向不同的一个方向布置的至少一个电路图案Ni（i≥2） 图案N1中，具有较大i的至少一个电路图案Ni布置在远离电路图案N1的更远位置处，并且根据包括至少Ni电路图案中的连接区域的图案，i， 连接区域布置在纵向方向上的另一位置。