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    Method for Transistor Fabrication with Optimized Performance
    1.
    发明申请
    Method for Transistor Fabrication with Optimized Performance 有权
    具有优化性能的晶体管制造方法

    公开(公告)号：US20100078687A1

    公开(公告)日：2010-04-01

    申请号：US12242078

    申请日：2008-09-30

    申请人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

    发明人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

    IPC分类号： H01L21/8238 ,  H01L29/04

    CPC分类号： H01L21/823807 ,  H01L29/045 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/7843

    摘要： A semiconductor process and apparatus includes forming channel orientation CMOS transistors (24, 34) with enhanced hole mobility in the NMOS channel region and reduced channel defectivity in the PMOS region by depositing a first tensile etch stop layer (51) over the PMOS and NMOS gate structures, etching the tensile etch stop layer (51) to form tensile sidewall spacers (62) on the exposed gate sidewalls, and then depositing a second hydrogen rich compressive or neutral etch stop layer (72) over the NMOS and PMOS gate structures (26, 36) and the tensile sidewall spacers (62). In other embodiments, a first hydrogen-rich etch stop layer (81) is deposited and etched to form sidewall spacers (92) on the exposed gate sidewalls, and then a second tensile etch stop layer (94) is deposited over the NMOS and PMOS gate structures (26, 36) and the sidewall spacers (92).

    摘要翻译： 一种半导体工艺和设备包括在NMOS沟道区中形成具有增强的空穴迁移率的<100>沟道定向CMOS晶体管（24,34），并且通过在PMOS区上沉积第一拉伸蚀刻停止层（51），减小PMOS区域中的沟道缺陷率 蚀刻所述拉伸蚀刻停止层（51）以在所述暴露的栅极侧壁上形成拉伸侧壁间隔物（62），然后在所述NMOS和PMOS栅极上沉积第二富氢压缩或中性蚀刻停止层（72） 结构（26,36）和拉伸侧壁间隔物（62）。 在其它实施例中，沉积并蚀刻第一富氢蚀刻停止层（81）以在暴露的栅极侧壁上形成侧壁间隔物（92），然后在NMOS和PMOS上沉积第二拉伸蚀刻停止层（94） 栅极结构（26,36）和侧壁间隔物（92）。

    Method for transistor fabrication with optimized performance
    2.
    发明授权
    Method for transistor fabrication with optimized performance 有权
    具有优化性能的晶体管制造方法

    公开(公告)号：US07883953B2

    公开(公告)日：2011-02-08

    申请号：US12242078

    申请日：2008-09-30

    申请人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

    发明人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

    IPC分类号： H01L21/8238

    CPC分类号： H01L21/823807 ,  H01L29/045 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/7843

    摘要： A semiconductor process and apparatus includes forming channel orientation CMOS transistors (24, 34) with enhanced hole mobility in the NMOS channel region and reduced channel defectivity in the PMOS region by depositing a first tensile etch stop layer (51) over the PMOS and NMOS gate structures, etching the tensile etch stop layer (51) to form tensile sidewall spacers (62) on the exposed gate sidewalls, and then depositing a second hydrogen rich compressive or neutral etch stop layer (72) over the NMOS and PMOS gate structures (26, 36) and the tensile sidewall spacers (62). In other embodiments, a first hydrogen-rich etch stop layer (81) is deposited and etched to form sidewall spacers (92) on the exposed gate sidewalls, and then a second tensile etch stop layer (94) is deposited over the NMOS and PMOS gate structures (26, 36) and the sidewall spacers (92).

    摘要翻译： 一种半导体工艺和设备包括在NMOS沟道区中形成具有增强的空穴迁移率的<100>沟道定向CMOS晶体管（24,34），并且通过在PMOS区上沉积第一拉伸蚀刻停止层（51），减小PMOS区域中的沟道缺陷率 蚀刻所述拉伸蚀刻停止层（51）以在所述暴露的栅极侧壁上形成拉伸侧壁间隔物（62），然后在所述NMOS和PMOS栅极上沉积第二富氢压缩或中性蚀刻停止层（72） 结构（26,36）和拉伸侧壁间隔物（62）。 在其它实施例中，沉积并蚀刻第一富氢蚀刻停止层（81）以在暴露的栅极侧壁上形成侧壁间隔物（92），然后在NMOS和PMOS上沉积第二拉伸蚀刻停止层（94） 栅极结构（26,36）和侧壁间隔物（92）。

    Method for making a semiconductor device with strain enhancement
    5.
    发明申请
    Method for making a semiconductor device with strain enhancement 有权
    制造具有应变增强的半导体器件的方法

    公开(公告)号：US20060228863A1

    公开(公告)日：2006-10-12

    申请号：US11092291

    申请日：2005-03-29

    申请人： Da Zhang ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Yasuhito Shiho ,  Veer Dhandapani

    发明人： Da Zhang ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Yasuhito Shiho ,  Veer Dhandapani

    IPC分类号： H01L21/336

    CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636

    摘要： A semiconductor device with strain enhancement is formed by providing a semiconductor substrate and an overlying control electrode having a sidewall. An insulating layer is formed adjacent the sidewall of the control electrode. The semiconductor substrate and the control electrode are implanted to form first and second doped current electrode regions, a portion of each of the first and second doped current electrode regions being driven to underlie both the insulating layer and the control electrode in a channel region of the semiconductor device. The first and second doped current electrode regions are removed from the semiconductor substrate except for underneath the control electrode and the insulating layer to respectively form first and second trenches. An insitu doped material containing a different lattice constant relative to the semiconductor substrate is formed within the first and second trenches to function as first and second current electrodes of the semiconductor device.

    摘要翻译： 通过提供半导体衬底和具有侧壁的上覆控制电极来形成具有应变增强的半导体器件。 在控制电极的侧壁附近形成绝缘层。 注入半导体衬底和控制电极以形成第一和第二掺杂电流电极区域，第一和第二掺杂电流电极区域中的每一个的一部分被驱动以在第一和第二掺杂电流电极区域的沟道区域中的绝缘层和控制电极之下 半导体器件。 第一和第二掺杂电流电极区域除了在控制电极和绝缘层之下除去分别形成第一和第二沟槽的半导体衬底外。 在第一沟槽和第二沟槽内形成含有相对于半导体衬底的不同晶格常数的原位掺杂材料，用作半导体器件的第一和第二电流电极。

    Transistor fabrication using double etch/refill process
    6.
    发明申请
    Transistor fabrication using double etch/refill process 有权
    使用双重蚀刻/补充工艺的晶体管制造

    公开(公告)号：US20060228842A1

    公开(公告)日：2006-10-12

    申请号：US11101354

    申请日：2005-04-07

    申请人： Da Zhang ,  Jing Liu ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted White

    发明人： Da Zhang ,  Jing Liu ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted White

    IPC分类号： H01L21/338 ,  H01L21/20

    CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636

    摘要： A semiconductor fabrication process includes forming a gate electrode (120) overlying a gate dielectric (110) overlying a semiconductor substrate (102). First spacers (124) are formed on sidewalls of the gate electrode (120). First s/d trenches (130) are formed in the substrate (102) using the gate electrode (120) and first spacers (124) as a mask. The first s/d trenches (130) are filled with a first s/d structure (132). Second spacers (140) are formed on the gate electrode (120) sidewalls adjacent the first spacers (124). Second s/d trenches (150) are formed in the substrate (102) using the gate electrode (120) and the second spacers (140) as a mask. The second s/d trenches (150) are filled with a second s/d structure (152). Filling the first and second s/d trenches (130, 150) preferably includes growing the s/d structures using an epitaxial process. The s/d structures (132, 152) may be stress inducing structures such as silicon germanium for PMOS transistors and silicon carbon for NMOS transistors.

    摘要翻译： 半导体制造工艺包括形成覆盖在半导体衬底（102）上的栅电介质（110）上的栅电极（120）。 第一间隔物（124）形成在栅电极（120）的侧壁上。 使用栅电极（120）和第一间隔物（124）作为掩模，在基板（102）中形成第一s / d沟槽（130）。 第一s / d沟槽（130）填充有第一s / d结构（132）。 第二间隔物（140）形成在邻近第一间隔物（124）的栅电极（120）侧壁上。 使用栅电极（120）和第二间隔物（140）作为掩模，在衬底（102）中形成第二s / d沟槽（150）。 第二s / d沟槽（150）填充有第二s / d结构（152）。 填充第一和第二s / d沟槽（130,150）优选地包括使用外延工艺来生长s / d结构。 s / d结构（132,152）可以是应力诱导结构，例如用于PMOS晶体管的硅锗和用于NMOS晶体管的硅碳。

    Transistor fabrication using double etch/refill process
    7.
    发明授权
    Transistor fabrication using double etch/refill process 有权
    使用双重蚀刻/补充工艺的晶体管制造

    公开(公告)号：US07226820B2

    公开(公告)日：2007-06-05

    申请号：US11101354

    申请日：2005-04-07

    申请人： Da Zhang ,  Jing Liu ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted R. White

    发明人： Da Zhang ,  Jing Liu ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted R. White

    IPC分类号： H01L21/00

    CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636

    摘要： A semiconductor fabrication process includes forming a gate electrode (120) overlying a gate dielectric (110) overlying a semiconductor substrate (102). First spacers (124) are formed on sidewalls of the gate electrode (120). First s/d trenches (130) are formed in the substrate (102) using the gate electrode (120) and first spacers (124) as a mask. The first s/d trenches (130) are filled with a first s/d structure (132). Second spacers (140) are formed on the gate electrode (120) sidewalls adjacent the first spacers (124). Second s/d trenches (150) are formed in the substrate (102) using the gate electrode (120) and the second spacers (140) as a mask. The second s/d trenches (150) are filled with a second s/d structure (152). Filling the first and second s/d trenches (130, 150) preferably includes growing the s/d structures using an epitaxial process. The s/d structures (132, 152) may be stress inducing structures such as silicon germanium for PMOS transistors and silicon carbon for NMOS transistors.

    摘要翻译： 半导体制造工艺包括形成覆盖在半导体衬底（102）上的栅电介质（110）上的栅电极（120）。 第一间隔物（124）形成在栅电极（120）的侧壁上。 使用栅电极（120）和第一间隔物（124）作为掩模，在基板（102）中形成第一s / d沟槽（130）。 第一s / d沟槽（130）填充有第一s / d结构（132）。 第二间隔物（140）形成在邻近第一间隔物（124）的栅电极（120）侧壁上。 使用栅电极（120）和第二间隔物（140）作为掩模，在衬底（102）中形成第二s / d沟槽（150）。 第二s / d沟槽（150）填充有第二s / d结构（152）。 填充第一和第二s / d沟槽（130,150）优选地包括使用外延工艺来生长s / d结构。 s / d结构（132,152）可以是应力诱导结构，例如用于PMOS晶体管的硅锗和用于NMOS晶体管的硅碳。

    CMOS Process with Optimized PMOS and NMOS Transistor Devices
    9.
    发明申请
    CMOS Process with Optimized PMOS and NMOS Transistor Devices 有权
    CMOS工艺与优化的PMOS和NMOS晶体管器件

    公开(公告)号：US20090291540A1

    公开(公告)日：2009-11-26

    申请号：US12125855

    申请日：2008-05-22

    申请人： Da Zhang ,  Srikanth B. Samavedam ,  Voon-Yew Thean ,  Xiangdong Chen

    发明人： Da Zhang ,  Srikanth B. Samavedam ,  Voon-Yew Thean ,  Xiangdong Chen

    IPC分类号： H01L21/8238 ,  H01L21/336

    CPC分类号： H01L21/823807 ,  H01L21/26506 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7843 ,  H01L29/7848

    摘要： A semiconductor process and apparatus includes forming NMOS and PMOS transistors (24, 34) with enhanced hole mobility in the channel region of a transistor by selectively relaxing part of a biaxial-tensile strained semiconductor layer (90) in a PMOS device area (97) to form a relaxed semiconductor layer (91), and then epitaxially growing a bi-axially stressed silicon germanium channel region layer (22) prior to forming the NMOS and PMOS gate structures (26, 36) overlying the channel regions, and then depositing a contact etch stop layer (53-56) over the NMOS and PMOS gate structures. Embedded silicon germanium source/drain regions (84) may also be formed adjacent to the PMOS gate structure (70) to provide an additional uni-axial stress to the bi-axially stressed channel region.

    摘要翻译： 半导体工艺和装置包括通过选择性地缓解PMOS器件区域（97）中的双轴拉伸应变半导体层（90）的一部分，在晶体管的沟道区域中形成具有增强的空穴迁移率的NMOS和PMOS晶体管（24,34） 以形成松弛半导体层（91），然后在形成覆盖沟道区域的NMOS和PMOS栅极结构（26,36）之前外延生长双轴向应力硅锗沟道区域层（22），然后沉积 接触蚀刻停止层（53-56）在NMOS和PMOS栅极结构之上。 也可以在PMOS栅极结构（70）附近形成嵌入硅锗源极/漏极区（84），以向双轴向应力沟道区提供额外的单轴应力。

    Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
    10.
    发明授权
    Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer 有权
    用于形成具有应变半导体层的平面和垂直半导体结构的方法

    公开(公告)号：US07575975B2

    公开(公告)日：2009-08-18

    申请号：US11263120

    申请日：2005-10-31

    申请人： Voon-Yew Thean ,  Jian Chen ,  Bich-Yen Nguyen ,  Mariam G. Sadaka ,  Da Zhang

    发明人： Voon-Yew Thean ,  Jian Chen ,  Bich-Yen Nguyen ,  Mariam G. Sadaka ,  Da Zhang

    IPC分类号： H01L21/00 ,  H01L21/84 ,  H01L21/8234 ,  H01L27/088

    CPC分类号： H01L21/845 ,  H01L27/1211 ,  H01L29/7842 ,  H01L29/785 ,  Y10S438/938

    摘要： Forming a semiconductor structure includes providing a substrate having a strained semiconductor layer overlying an insulating layer, providing a first device region for forming a first plurality of devices having a first conductivity type, providing a second device region for forming a second plurality of devices having a second conductivity type, and thickening the strained semiconductor layer in the second device region so that the strained semiconductor layer in the second device region has less strain that the strained semiconductor layer in the first device region. Alternatively, forming a semiconductor structure includes providing a first region having a first conductivity type, forming an insulating layer overlying at least an active area of the first region, anisotropically etching the insulating layer, and after anisotropically etching the insulating layer, deposing a gate electrode material overlying at least a portion of the insulating layer.

    摘要翻译： 形成半导体结构包括提供具有覆盖在绝缘层上的应变半导体层的衬底，提供用于形成具有第一导电类型的第一多个器件的第一器件区域，提供第二器件区域，用于形成具有第 第二导电类型，并且使第二器件区域中的应变半导体层变厚，使得第二器件区域中的应变半导体层具有较小的第一器件区域中的应变半导体层的应变。 或者，形成半导体结构包括提供具有第一导电类型的第一区域，形成覆盖第一区域的至少有源区域的绝缘层，各向异性地蚀刻绝缘层，以及在各向异性蚀刻绝缘层之后， 覆盖绝缘层的至少一部分的材料。