公开(公告)号：US20100078687A1

公开(公告)日：2010-04-01

申请号：US12242078

申请日：2008-09-30

申请人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

发明人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

IPC分类号： H01L21/8238 ,  H01L29/04

CPC分类号： H01L21/823807 ,  H01L29/045 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/7843

摘要： A semiconductor process and apparatus includes forming channel orientation CMOS transistors (24, 34) with enhanced hole mobility in the NMOS channel region and reduced channel defectivity in the PMOS region by depositing a first tensile etch stop layer (51) over the PMOS and NMOS gate structures, etching the tensile etch stop layer (51) to form tensile sidewall spacers (62) on the exposed gate sidewalls, and then depositing a second hydrogen rich compressive or neutral etch stop layer (72) over the NMOS and PMOS gate structures (26, 36) and the tensile sidewall spacers (62). In other embodiments, a first hydrogen-rich etch stop layer (81) is deposited and etched to form sidewall spacers (92) on the exposed gate sidewalls, and then a second tensile etch stop layer (94) is deposited over the NMOS and PMOS gate structures (26, 36) and the sidewall spacers (92).

摘要翻译： 一种半导体工艺和设备包括在NMOS沟道区中形成具有增强的空穴迁移率的<100>沟道定向CMOS晶体管（24,34），并且通过在PMOS区上沉积第一拉伸蚀刻停止层（51），减小PMOS区域中的沟道缺陷率 蚀刻所述拉伸蚀刻停止层（51）以在所述暴露的栅极侧壁上形成拉伸侧壁间隔物（62），然后在所述NMOS和PMOS栅极上沉积第二富氢压缩或中性蚀刻停止层（72） 结构（26,36）和拉伸侧壁间隔物（62）。 在其它实施例中，沉积并蚀刻第一富氢蚀刻停止层（81）以在暴露的栅极侧壁上形成侧壁间隔物（92），然后在NMOS和PMOS上沉积第二拉伸蚀刻停止层（94） 栅极结构（26,36）和侧壁间隔物（92）。

公开(公告)号：US07883953B2

公开(公告)日：2011-02-08

申请号：US12242078

申请日：2008-09-30

申请人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

发明人： Da Zhang ,  Voon-Yew Thean ,  Christopher V. Baiocco ,  Jie Chen ,  Weipeng Li ,  Young Way Teh ,  Jin Wallner

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/045 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/7843

摘要： A semiconductor process and apparatus includes forming channel orientation CMOS transistors (24, 34) with enhanced hole mobility in the NMOS channel region and reduced channel defectivity in the PMOS region by depositing a first tensile etch stop layer (51) over the PMOS and NMOS gate structures, etching the tensile etch stop layer (51) to form tensile sidewall spacers (62) on the exposed gate sidewalls, and then depositing a second hydrogen rich compressive or neutral etch stop layer (72) over the NMOS and PMOS gate structures (26, 36) and the tensile sidewall spacers (62). In other embodiments, a first hydrogen-rich etch stop layer (81) is deposited and etched to form sidewall spacers (92) on the exposed gate sidewalls, and then a second tensile etch stop layer (94) is deposited over the NMOS and PMOS gate structures (26, 36) and the sidewall spacers (92).

摘要翻译： 一种半导体工艺和设备包括在NMOS沟道区中形成具有增强的空穴迁移率的<100>沟道定向CMOS晶体管（24,34），并且通过在PMOS区上沉积第一拉伸蚀刻停止层（51），减小PMOS区域中的沟道缺陷率 蚀刻所述拉伸蚀刻停止层（51）以在所述暴露的栅极侧壁上形成拉伸侧壁间隔物（62），然后在所述NMOS和PMOS栅极上沉积第二富氢压缩或中性蚀刻停止层（72） 结构（26,36）和拉伸侧壁间隔物（62）。 在其它实施例中，沉积并蚀刻第一富氢蚀刻停止层（81）以在暴露的栅极侧壁上形成侧壁间隔物（92），然后在NMOS和PMOS上沉积第二拉伸蚀刻停止层（94） 栅极结构（26,36）和侧壁间隔物（92）。

公开(公告)号：US20110169096A1

公开(公告)日：2011-07-14

申请号：US12687374

申请日：2010-01-14

申请人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

发明人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/7843

摘要： An integrated circuit structure includes a substrate and at least one pair of complementary transistors on or in the substrate. The pair of complementary transistors comprises a first transistor and a second transistor. The structure also includes a first stress-producing layer on the first transistor and the second transistor, and a second stress-producing layer on the first stress-producing layer over the first transistor and the second transistor. The first stress-producing layer applies tensile strain force on the first transistor and the second transistor. The second stress-producing layer applies compressive strain force on the first stress-producing layer, the first transistor, and the second transistor.

摘要翻译： 集成电路结构包括衬底和衬底上或衬底中的至少一对互补晶体管。 该对互补晶体管包括第一晶体管和第二晶体管。 该结构还包括第一晶体管和第二晶体管上的第一应力产生层，以及在第一晶体管和第二晶体管上的第一应力产生层上的第二应力产生层。 第一应力产生层在第一晶体管和第二晶体管上施加拉伸应变力。 第二应力产生层对第一应力产生层，第一晶体管和第二晶体管施加压缩应变力。

公开(公告)号：US08106462B2

公开(公告)日：2012-01-31

申请号：US12687374

申请日：2010-01-14

申请人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

发明人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

IPC分类号： H01L27/092

CPC分类号： H01L21/823807 ,  H01L29/7843

摘要： An integrated circuit structure includes a substrate and at least one pair of complementary transistors on or in the substrate. The pair of complementary transistors comprises a first transistor and a second transistor. The structure also includes a first stress-producing layer on the first transistor and the second transistor, and a second stress-producing layer on the first stress-producing layer over the first transistor and the second transistor. The first stress-producing layer applies tensile strain force on the first transistor and the second transistor. The second stress-producing layer applies compressive strain force on the first stress-producing layer, the first transistor, and the second transistor.

摘要翻译： 集成电路结构包括衬底和衬底上或衬底中的至少一对互补晶体管。 该对互补晶体管包括第一晶体管和第二晶体管。 该结构还包括第一晶体管和第二晶体管上的第一应力产生层，以及在第一晶体管和第二晶体管上的第一应力产生层上的第二应力产生层。 第一应力产生层在第一晶体管和第二晶体管上施加拉伸应变力。 第二应力产生层对第一应力产生层，第一晶体管和第二晶体管施加压缩应变力。

公开(公告)号：US20120256268A1

公开(公告)日：2012-10-11

申请号：US13083631

申请日：2011-04-11

申请人： Weipeng Li ,  Deleep R. Nair ,  Jae-Eun Park ,  Voon-Yew Thean ,  Young Way Teh

发明人： Weipeng Li ,  Deleep R. Nair ,  Jae-Eun Park ,  Voon-Yew Thean ,  Young Way Teh

IPC分类号： H01L27/092 ,  H01L21/304 ,  H01L21/20

CPC分类号： H01L21/823878 ,  H01L21/76232 ,  H01L21/823807

摘要： Solutions for forming an integrated circuit structure having a substantially planar N-P step height are disclosed. In one embodiment, a method includes: providing a structure having an n-type field effect transistor (NFET) region and a p-type field effect transistor (PFET) region; forming a mask over the PFET region to leave the NFET region exposed; performing dilute hydrogen-flouride (DHF) cleaning on the exposed NFET region to substantially lower an STI profile of the NFET region; and forming a silicon germanium (SiGE) channel in the PFET region after the performing of the DHF.

摘要翻译： 公开了用于形成具有基本平坦的N-P台阶高度的集成电路结构的解决方案。 在一个实施例中，一种方法包括：提供具有n型场效应晶体管（NFET）区和p型场效应晶体管（PFET）区的结构; 在PFET区域上形成掩模以使NFET区域露出; 在暴露的NFET区域上进行稀释的氟化氢（DHF）清洁以显着降低NFET区域的STI分布; 以及在执行DHF之后在PFET区域中形成硅锗（SiGE）通道。

公开(公告)号：US08563394B2

公开(公告)日：2013-10-22

申请号：US13083631

申请日：2011-04-11

申请人： Weipeng Li ,  Deleep R. Nair ,  Jae-Eun Park ,  Voon-Yew Thean ,  Young Way Teh

发明人： Weipeng Li ,  Deleep R. Nair ,  Jae-Eun Park ,  Voon-Yew Thean ,  Young Way Teh

IPC分类号： H01L21/76

CPC分类号： H01L21/823878 ,  H01L21/76232 ,  H01L21/823807

摘要： Solutions for forming an integrated circuit structure having a substantially planar N-P step height are disclosed. In one embodiment, a method includes: providing a structure having an n-type field effect transistor (NFET) region and a p-type field effect transistor (PFET) region; forming a mask over the PFET region to leave the NFET region exposed; performing dilute hydrogen-flouride (DHF) cleaning on the exposed NFET region to substantially lower an STI profile of the NFET region; and forming a silicon germanium (SiGE) channel in the PFET region after the performing of the DHF.

摘要翻译： 公开了用于形成具有基本平坦的N-P台阶高度的集成电路结构的解决方案。 在一个实施例中，一种方法包括：提供具有n型场效应晶体管（NFET）区域和p型场效应晶体管（PFET）区域的结构; 在PFET区域上形成掩模以使NFET区域露出; 在暴露的NFET区域上进行稀释的氟化氢（DHF）清洁以显着降低NFET区域的STI分布; 以及在执行DHF之后在PFET区域中形成硅锗（SiGE）通道。

公开(公告)号：US08461009B2

公开(公告)日：2013-06-11

申请号：US11307928

申请日：2006-02-28

申请人： Atul C. Ajmera ,  Christopher V. Baiocco ,  Xiangdong Chen ,  Wenzhi Gao ,  Young Way Teh

发明人： Atul C. Ajmera ,  Christopher V. Baiocco ,  Xiangdong Chen ,  Wenzhi Gao ,  Young Way Teh

IPC分类号： H01L21/336

CPC分类号： H01L29/7843 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833

摘要： Process for enhancing strain in a channel with a stress liner, spacer, process for forming integrated circuit and integrated circuit. A first spacer composed of an first oxide and first nitride layer is applied to a gate electrode on a substrate, and a second spacer composed of a second oxide and second nitride layer is applied. Deep implanting of source and drain in the substrate occurs, and removal of the second nitride, second oxide, and first nitride layers.

摘要翻译： 通过应力衬垫，间隔物，集成电路形成工艺和集成电路增强通道中的应变的方法。 将由第一氧化物和第一氮化物层构成的第一间隔物施加到基板上的栅电极，并施加由第二氧化物和第二氮化物层构成的第二间隔物。 在衬底中深入植入源极和漏极，并且去除第二氮化物，第二氧化物和第一氮化物层。

公开(公告)号：US08624329B2

公开(公告)日：2014-01-07

申请号：US12613541

申请日：2009-11-06

申请人： Yong Meng Lee ,  Young Way Teh ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  Hui Peng Koh ,  John Sudijono ,  Liang Choo Hsia

发明人： Yong Meng Lee ,  Young Way Teh ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  Hui Peng Koh ,  John Sudijono ,  Liang Choo Hsia

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L21/823864 ,  H01L21/823871 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833

摘要： A first example embodiment provides a method of removing first spacers from gates and incorporating a low-k material into the ILD layer to increase device performance. A second example embodiment comprises replacing the first spacers after silicidation with low-k spacers. This serves to reduce the parasitic capacitances. Also, by implementing the low-k spacers only after silicidation, the embodiments' low-k spacers are not compromised by multiple high dose ion implantations and resist strip steps. The example embodiments can improve device performance, such as the performance of a rim oscillator.

摘要翻译： 第一示例性实施例提供了从栅极去除第一间隔物并将低k材料并入到ILD层中以提高器件性能的方法。 第二示例性实施例包括用低k间隔物硅化后替换第一间隔物。 这用于减小寄生电容。 此外，通过仅在硅化后实现低k间隔物，实施方案的低k间隔物不受多次高剂量离子注入和抗蚀剂剥离步骤的影响。 示例性实施例可以提高设备性能，例如边缘振荡器的性能。

公开(公告)号：US20100059831A1

公开(公告)日：2010-03-11

申请号：US12613541

申请日：2009-11-06

申请人： Yong Meng Lee ,  Young Way Teh ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  Hui Peng Koh ,  John Sudijono ,  Liang Choo Hsia

发明人： Yong Meng Lee ,  Young Way Teh ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  Hui Peng Koh ,  John Sudijono ,  Liang Choo Hsia

IPC分类号： H01L27/088 ,  H01L29/78 ,  H01L21/31 ,  H01L21/306

CPC分类号： H01L21/823864 ,  H01L21/823871 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833

摘要： A first example embodiment provides a method of removing first spacers from gates and incorporating a low-k material into the ILD layer to increase device performance. A second example embodiment comprises replacing the first spacers after silicidation with low-k spacers. This serves to reduce the parasitic capacitances. Also, by implementing the low-k spacers only after silicidation, the embodiments' low-k spacers are not compromised by multiple high dose ion implantations and resist strip steps. The example embodiments can improve device performance, such as the performance of a rim oscillator.

摘要翻译： 第一示例性实施例提供了从栅极去除第一间隔物并将低k材料并入到ILD层中以提高器件性能的方法。 第二示例性实施例包括用低k间隔物硅化后替换第一间隔物。 这用于减小寄生电容。 此外，通过仅在硅化后实现低k间隔物，实施方案的低k间隔物不受多次高剂量离子注入和抗蚀剂剥离步骤的影响。 示例性实施例可以提高设备性能，例如边缘振荡器的性能。

公开(公告)号：US07445978B2

公开(公告)日：2008-11-04

申请号：US11122666

申请日：2005-05-04

申请人： Young Way Teh ,  Yong Meng Lee ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  John Sudijono ,  Hui Peng Koh ,  Liang Choo Hsia

发明人： Young Way Teh ,  Yong Meng Lee ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  John Sudijono ,  Hui Peng Koh ,  Liang Choo Hsia

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823864

摘要： An example process to remove spacers from the gate of a NMOS transistor. A stress creating layer is formed over the NMOS and PMOS transistors and the substrate. In an embodiment, the spacers on gate are removed so that stress layer is closer to the channel of the device. The stress creating layer is preferably a tensile nitride layer. The stress creating layer is preferably a contact etch stop liner layer. In an embodiment, the gates, source and drain region have an silicide layer thereover before the stress creating layer is formed. The embodiment improves the performance of the NMOS transistors.

摘要翻译： 从NMOS晶体管的栅极去除间隔物的示例性过程。 在NMOS和PMOS晶体管和衬底上形成应力产生层。 在一个实施例中，栅极上的间隔物被去除，使得应力层更靠近器件的通道。 应力产生层优选为拉伸氮化物层。 应力产生层优选为接触蚀刻停止衬层。 在一个实施例中，栅极，源极和漏极区域在形成应力产生层之前具有硅化物层。 该实施例改善了NMOS晶体管的性能。