公开(公告)号：US08190861B2

公开(公告)日：2012-05-29

申请号：US11677367

申请日：2007-02-21

申请人： Gerard Chauvel ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Dominique D'Inverno ,  Eric Badi ,  Serge Lasserre

发明人： Gerard Chauvel ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Dominique D'Inverno ,  Eric Badi ,  Serge Lasserre

IPC分类号： G06F9/00

CPC分类号： G06F9/4812

摘要： A method and system for implementing a micro-sequence based security model in a processor. More particularly, micro-sequences and JSM hardware resources are employed to construct a security model invisible to applications, and when memory constraints are in place, extend a complex security model in JSM code by implementing a micro-sequence security trigger. The method includes micro-sequence based security policy that determines whether an instruction accesses a privileged resource associated with a processor and when not already in privilege mode and not executing a micro-sequence, the micro-sequence based security policy is applied to the instruction to control access to the privileged resource according to the security policy.

摘要翻译： 一种用于在处理器中实现基于微序列的安全模型的方法和系统。 更具体地，使用微序列和JSM硬件资源来构建对应用不可见的安全模型，并且当存储器约束到位时，通过实现微序列安全触发来扩展JSM代码中的复杂安全模型。 该方法包括基于微序列的安全策略，其确定指令是否访问与处理器相关联的特权资源，以及当尚未处于特权模式且不执行微序列时，将基于微序列的安全策略应用于 根据安全策略控制对特权资源的访问。

公开(公告)号：US06742104B2

公开(公告)日：2004-05-25

申请号：US09932607

申请日：2001-08-17

申请人： Gerard Chauvel ,  Dominique D'Inverno ,  Serge Lasserre

发明人： Gerard Chauvel ,  Dominique D'Inverno ,  Serge Lasserre

IPC分类号： G06F1208

CPC分类号： G06F9/30043 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2212/681 ,  G06F2212/684 ,  Y02D10/13

摘要： A multiprocessor system (20, 102, 110) uses multiple operating systems or a single operating system uses &mgr;TLBs (36) and a shared TLB subsystem (48) to provide efficient and flexible translation of virtual addresses to physical addresses. Upon misses in the &mgr;TLB and shared TLB, access to a translation table in external memory (54) can be made using either a hardware mechanism (100) or a software function. The translation can be flexibly based on a number of criteria, such as a resource identifier and a task identifier. Slave processors, such as coprocessors (34) and DMA processors (24) can access the shared TLB 48 without master processor interaction for more efficient operation.

摘要翻译： 多处理器系统（20,102,110）使用多个操作系统，或者单个操作系统使用muTLB（36）和共享TLB子系统（48）来提供虚拟地址到物理地址的有效和灵活的转换。 在muTLB和共享TLB中缺失时，可以使用硬件机制（100）或软件功能来访问外部存储器（54）中的翻译表。 可以基于诸如资源标识符和任务标识符的多个标准来灵活地进行翻译。 诸如协处理器（34）和DMA处理器（24）之类的从属处理器可以在没有主处理器交互的情况下访问共享的TLB 48，以便更有效的操作。

公开(公告)号：US06742103B2

公开(公告)日：2004-05-25

申请号：US09932362

申请日：2001-08-17

申请人： Gerard Chauvel ,  Dominique D'Inverno ,  Serge Lasserre

发明人： Gerard Chauvel ,  Dominique D'Inverno ,  Serge Lasserre

IPC分类号： G06F1208

CPC分类号： G06F12/1036 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/30043 ,  G06F9/5011 ,  G06F12/1081 ,  G06F2212/681 ,  Y02D10/24

摘要： A multiprocessor system (20, 102, 110) uses multiple operating systems or a single operating system uses &mgr;TLBs (36) and a shared TLB subsystem (48) to provide efficient and flexible translation of virtual addresses to physical addresses. Upon misses in the &mgr;TLB and shared TLB, access to a translation table in external memory (54) can be made using either a hardware mechanism (100) or a software function. The translation can be flexibly based on a number of criteria, such as a resource identifier and a task identifier. Slave processors, such as coprocessors (34) and DMA processors (24) can access the shared TLB 48 without master processor interaction for more efficient operation.

摘要翻译： 多处理器系统（20,102,110）使用多个操作系统，或者单个操作系统使用muTLB（36）和共享TLB子系统（48）来提供虚拟地址到物理地址的有效和灵活的转换。 在muTLB和共享TLB中缺失时，可以使用硬件机制（100）或软件功能来访问外部存储器（54）中的翻译表。 可以基于诸如资源标识符和任务标识符的多个标准来灵活地进行翻译。 诸如协处理器（34）和DMA处理器（24）之类的从属处理器可以在没有主处理器交互的情况下访问共享的TLB 48，以便更有效的操作。

公开(公告)号：US07496930B2

公开(公告)日：2009-02-24

申请号：US10831575

申请日：2004-04-22

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

IPC分类号： G06F13/00

CPC分类号： G09G5/39 ,  G06F3/14 ,  G09G5/393

摘要： In some embodiments, a storage medium comprises application software that performs one or more operations and that directly manages a device. The application software comprises instructions that initialize an application data structure (e.g., an object or array) usable by the application software to manage the device and also comprises instructions that map the application data structure to a memory associated with the device without the use of a device driver. In other embodiments, a method comprises initializing an application data structure to manage a hardware device and mapping the application data structure to a memory associated with the hardware device without the use of a device driver. The application data structure may store a single dimensional data structure or a multi-dimensional data structure. In some embodiments, the device being managed by the application software may comprise a display and the application software may comprise Java code.

摘要翻译： 在一些实施例中，存储介质包括执行一个或多个操作并直接管理设备的应用软件。 应用软件包括初始化应用软件可用于管理设备的应用数据结构（例如，对象或阵列）的指令，还包括将应用数据结构映射到与设备相关联的存储器而不使用 设备驱动。 在其他实施例中，一种方法包括初始化应用数据结构以管理硬件设备，并将应用数据结构映射到与硬件设备相关联的存储器，而不使用设备驱动程序。 应用数据结构可以存储单维数据结构或多维数据结构。 在一些实施例中，由应用软件管理的设备可以包括显示器，并且应用软件可以包括Java代码。

公开(公告)号：US20050033945A1

公开(公告)日：2005-02-10

申请号：US10830917

申请日：2004-04-22

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banatre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frederic Parain

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banatre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frederic Parain

IPC分类号： G06F9/22 ,  G06F9/318 ,  G06F9/44 ,  G06F11/34 ,  G06F12/00 ,  G06F9/30

CPC分类号： G06F11/3466 ,  G06F9/30087 ,  G06F9/30174 ,  G06F9/30189 ,  G06F2201/865 ,  G06F2201/88

摘要： A technique comprises receiving an instruction and dynamically changing the instruction's semantic based on programmable information that is separate from the instruction. The change in semantic may comprise the inclusion of monitoring code that determines a performance characteristic associated with the instruction or a change in the instruction's operation (e.g., the inclusion of read or write barrier operations to support a garbage collector).

摘要翻译： 一种技术包括接收指令并基于与指令分离的可​​编程信息来动态地改变指令的语义。 语义的变化可以包括包括确定与指令相关联的性能特征的监视代码或指令的操作的改变（例如，包括用于支持垃圾收集器的读取或写入屏障操作）。

公开(公告)号：US06751706B2

公开(公告)日：2004-06-15

申请号：US09932651

申请日：2001-08-17

申请人： Gerard Chauvel ,  Maija Kuusela ,  Dominique D'Inverno ,  Serge Lasserre

发明人： Gerard Chauvel ,  Maija Kuusela ,  Dominique D'Inverno ,  Serge Lasserre

IPC分类号： G06F1200

CPC分类号： G06F9/5011 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/30043 ,  G06F9/5094 ,  G06F11/3409 ,  G06F12/0292 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/815 ,  G06F2201/86 ,  G06F2201/88 ,  G06F2201/885 ,  G06F2209/5014 ,  G06F2209/5021 ,  G06F2209/507 ,  G06F2212/1028 ,  G06F2212/681 ,  Y02D10/13 ,  Y02D10/16 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/34

摘要： A digital system is provided with a several processors, a private level one (L1) cache associated with each processor, a shared level two (L2) cache having several segments per entry, and a level three (L3) physical memory. The shared L2 cache architecture is embodied with 4-way associativity, four segments per entry and four valid and dirty bits. When the L2-cache misses, the penalty to access to data within the L3 memory is high. The system supports miss under miss to let a second miss interrupt a segment prefetch being done in response to a first miss. Thus, an interruptible SDRAM to L2-cache prefetch system with miss under miss support is provided. A shared translation look-aside buffer (TLB) is provided for L2 accesses, while a private TLB is associated with each processor. A micro TLB (&mgr;TLB) is associated with each resource that can initiate a memory transfer. The L2 cache, along with all of the TLBs and &mgr;TLBs have resource ID fields and task ID fields associated with each entry to allow flushing and cleaning based on resource or task. Configuration circuitry is provided to allow the digital system to be configured on a task by task basis in order to reduce power consumption.

摘要翻译： 数字系统具有几个处理器，与每个处理器相关联的私有一级（L1）高速缓存，每个条目具有多个段的共享二级（L2）高速缓存以及三级（L3）物理存储器。 共享的L2高速缓存体系结构体现为4路关联性，每个条目有4个段和4个有效位和脏位。 当L2缓存未命中时，访问L3内存中的数据的惩罚很高。 该系统支持未命中错过，以使第二个错误中断一个段预取正在响应于第一个错过。 因此，提供了一个可中断的SDRAM到L2缓存预取系统，其中错过了支持。 为L2访问提供共享翻译后备缓冲器（TLB），而私有TLB与每个处理器相关联。 微型TLB（muTLB）与可以启动存储器传输的每个资源相关联。 L2缓存以及所有TLB和muTLB都具有与每个条目关联的资源ID字段和任务ID字段，以允许基于资源或任务的冲洗和清理。 提供配置电路以允许数字系统根据任务在任务上进行配置，以便降低功耗。

公开(公告)号：US07840784B2

公开(公告)日：2010-11-23

申请号：US10632084

申请日：2003-07-31

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno

IPC分类号： G06F9/32

CPC分类号： G06F9/30069 ,  G06F9/30181 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/30196 ,  G06F9/355 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F12/126 ,  G06F2212/502

摘要： A processor may execute a test and skip instruction that includes or otherwise specifies at least two operands that are used in a comparison operation. Based on the results of the comparison, the instruction that follows the test and skip instruction is “skipped.” The test and skip instruction may specify that the operands used in the comparison include (1) the contents of two registers, (2) the contents of one register and the contents of a memory location, or (3) the contents of one register and a stack value. In the second mode (an operand being from memory), a register is specified in the test and skip instruction that contains a value from which a pointer may be calculated. The calculated pointer preferably points to the memory location. If a stack value is used in the execution of the test and skip instruction, the instruction may include a reference to a register that points to the top of the stack. Further, the stack pointer may be adjusted automatically if the stack is used to provide an operand for the instruction. Embodiments may include apparatus and methods.

摘要翻译： 处理器可以执行包括或以其他方式指定在比较操作中使用的至少两个操作数的测试和跳过指令。 根据比较结果，测试和跳过指令之后的指令被“跳过”。测试和跳过指令可以指定比较中使用的操作数包括（1）两个寄存器的内容，（2） 一个寄存器的内容和存储器位置的内容，或（3）一个寄存器的内容和堆栈值。 在第二模式（一个来自存储器的操作数）中，在测试和跳过指令中指定一个寄存器，该指令包含可以计算指针的值。 计算出的指针最好指向存储器位置。 如果在执行测试和跳过指令时使用堆栈值，则该指令可以包括对指向堆栈顶部的寄存器的引用。 此外，如果堆栈用于为指令提供操作数，则可以自动调整堆栈指针。 实施例可以包括装置和方法。

公开(公告)号：US06772326B2

公开(公告)日：2004-08-03

申请号：US10157576

申请日：2002-05-29

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno

IPC分类号： G06F944

CPC分类号： G06F9/4843 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/30087 ,  G06F12/0842 ,  G06F12/0891

摘要： A digital system and method of operation is provided in which a method is provided for cleaning a range of addresses in a storage region specified by a start parameter and an end parameter. An interruptible clean instruction (802) can be executed in a sequence of instructions (800) in accordance with a program counter. If an interrupt (804) is received during execution of the clean instruction, execution of the clean instruction is suspended before it is completed. After performing a context switch (810), the interrupt is serviced (820). Upon returning from the interrupt service routine (830, 834), execution of the clean instruction is resumed by comparing the start parameter and the end parameter provided by the clean instruction with a current content of a respective start register and end register used during execution of the clean instruction. If the same, execution of the clean instruction is resumed using the current content of the start register and end register. If different, execution of the clean instruction is restarted by storing the start parameter provided by clean instruction in the start register and by storing the end parameter in the end register. In this manner, no additional context information needs to be saved during a context switch in order to allow the clean instruction to be interruptible. If the interrupt occurred during a non-interruptible instruction, then the instruction is completed before the context switch and a return (830, 832) after the interrupt service routine begins execution at the next instruction (803). Other instructions that perform a sequence of operations can also be made interruptible in a similar manner.

摘要翻译： 提供了一种数字系统和操作方法，其中提供了一种用于清洁由起始参数和结束参数指定的存储区域中的地址范围的方法。 根据程序计数器，可以以指令序列（800）执行中断清除指令（802）。 如果在执行干净指令期间接收到中断（804），干净指令的执行将在完成之前暂停。 执行上下文切换（810）后，中断服务（820）。 在从中断服务程序（830,834）返回时，通过将清除指令提供的开始参数和结束参数与执行期间使用的相应起始寄存器和结束寄存器的当前内容进行比较来恢复干净指令的执行 干净的说明。 如果相同，则使用起始寄存器和结束寄存器的当前内容恢复干净指令的执行。 如果不同，通过将清除指令提供的启动参数存储在起始寄存器中并通过将结束参数存储在结束寄存器中来重新启动干净指令的执行。 以这种方式，在上下文切换期间不需要保存附加上下文信息，以便允许清除指令是可中断的。 如果在不可中断指令期间发生中断，则在中断服务程序在下一条指令（803）开始执行之前，上下文切换和返回（830,832）之前完成指令。 执行一系列操作的其他指令也可以以类似的方式中断。

公开(公告)号：US06760829B2

公开(公告)日：2004-07-06

申请号：US09932807

申请日：2001-08-17

申请人： Serge Lasserre ,  Gerard Chauvel ,  Dominique D'Inverno

发明人： Serge Lasserre ,  Gerard Chauvel ,  Dominique D'Inverno

IPC分类号： G06F1200

CPC分类号： G06F9/30043 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F12/0292 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system is provided with a memory (506) shared by several initiator resources (540-550), wherein a portion of the initiator resources are big endian and another portion of the initiator resources are little endian. The memory is segregated into a set of regions by a memory management unit (MMU) (500-510) and an endianism attribute bit is defined for each region. For each memory request to the memory, the endianism attribute bit for the selected region is provided by the MMU. Each memory transaction request is completed in accordance with the endianism attribute of the selected region. Depending on the capability of a given initiator resource, the memory request address is adjusted to agree with the endianism attribute of the selected region, or an access fault is generated (530) if the endianism of the initiating resource does not match the endianism attribute of the selected memory region. A resource identification value (R-ID) provided by each of the initiator resources is used to identify the endianism of each of the initiator resources.

摘要翻译： 数字系统具有由几个发起者资源（540-550）共享的存储器（506），其中一部分发起者资源是大端，另一部分发起者资源是小端。 存储器通过存储器管理单元（MMU）（500-510）分离成一组区域，并且为每个区域定义一个endianistic属性位。 对于存储器的每个存储器请求，MMU提供所选区域的endianistic属性位。 每个存储器事务请求都是根据所选区域的endianism属性完成的。 根据给定的启动器资源的能力，调整存储器请求地址以与所选区域的endianism属性一致，或者如果启动资源的endianism不匹配于endianism属性，则生成访问故障（530） 所选存储区域。 由每个启动器资源提供的资源标识值（R-ID）用于识别每个发起者资源的端点。

公开(公告)号：US08429383B2

公开(公告)日：2013-04-23

申请号：US10631939

申请日：2003-07-31

申请人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela ,  Dominique D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela ,  Dominique D'Inverno

IPC分类号： G06F15/76

CPC分类号： G06F12/0253 ,  G06F9/30101 ,  G06F9/30174 ,  G06F9/3879 ,  G06F12/0804 ,  G06F12/0875 ,  G06F12/0891 ,  G06F12/1036 ,  G06F12/126 ,  G06F2212/502 ,  G06F2212/681

摘要： A system comprises a first processor, a second processor coupled to the first processor, memory coupled to, and shared by, the first and second processors, and a synchronization unit coupled to the first and second processors. The second processor preferably comprises stack storage that resides in the core of the second processor. Further, the second processor executes stack-based instructions while the first processor executes one or more tasks including, for example, managing the memory via an operating system that executes only on the first processor. Associated methods are also disclosed.

摘要翻译： 系统包括第一处理器，耦合到第一处理器的第二处理器，耦合到第一和第二处理器并由其共享的存储器，以及耦合到第一和第二处理器的同步单元。 第二处理器优选地包括位于第二处理器的核心中的堆栈存储器。 此外，第二处理器执行基于堆栈的指令，而第一处理器执行一个或多个任务，包括例如经由只在第一处理器上执行的操作系统来管理存储器。 还公开了相关方法。