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    Accessing device driver memory in programming language representation
    1.
    发明授权
    Accessing device driver memory in programming language representation 有权
    以编程语言表示访问设备驱动程序内存

    公开(公告)号：US07496930B2

    公开(公告)日：2009-02-24

    申请号：US10831575

    申请日：2004-04-22

    申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

    发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

    IPC分类号： G06F13/00

    CPC分类号： G09G5/39 ,  G06F3/14 ,  G09G5/393

    摘要： In some embodiments, a storage medium comprises application software that performs one or more operations and that directly manages a device. The application software comprises instructions that initialize an application data structure (e.g., an object or array) usable by the application software to manage the device and also comprises instructions that map the application data structure to a memory associated with the device without the use of a device driver. In other embodiments, a method comprises initializing an application data structure to manage a hardware device and mapping the application data structure to a memory associated with the hardware device without the use of a device driver. The application data structure may store a single dimensional data structure or a multi-dimensional data structure. In some embodiments, the device being managed by the application software may comprise a display and the application software may comprise Java code.

    摘要翻译： 在一些实施例中，存储介质包括执行一个或多个操作并直接管理设备的应用软件。 应用软件包括初始化应用软件可用于管理设备的应用数据结构（例如，对象或阵列）的指令，还包括将应用数据结构映射到与设备相关联的存储器而不使用 设备驱动。 在其他实施例中，一种方法包括初始化应用数据结构以管理硬件设备，并将应用数据结构映射到与硬件设备相关联的存储器，而不使用设备驱动程序。 应用数据结构可以存储单维数据结构或多维数据结构。 在一些实施例中，由应用软件管理的设备可以包括显示器，并且应用软件可以包括Java代码。

    Multiple microprocessors with a shared cache
    3.
    发明授权
    Multiple microprocessors with a shared cache 有权
    具有共享缓存的多个微处理器

    公开(公告)号：US06751706B2

    公开(公告)日：2004-06-15

    申请号：US09932651

    申请日：2001-08-17

    申请人： Gerard Chauvel ,  Maija Kuusela ,  Dominique D'Inverno ,  Serge Lasserre

    发明人： Gerard Chauvel ,  Maija Kuusela ,  Dominique D'Inverno ,  Serge Lasserre

    IPC分类号： G06F1200

    CPC分类号： G06F9/5011 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/30043 ,  G06F9/5094 ,  G06F11/3409 ,  G06F12/0292 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/815 ,  G06F2201/86 ,  G06F2201/88 ,  G06F2201/885 ,  G06F2209/5014 ,  G06F2209/5021 ,  G06F2209/507 ,  G06F2212/1028 ,  G06F2212/681 ,  Y02D10/13 ,  Y02D10/16 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/34

    摘要： A digital system is provided with a several processors, a private level one (L1) cache associated with each processor, a shared level two (L2) cache having several segments per entry, and a level three (L3) physical memory. The shared L2 cache architecture is embodied with 4-way associativity, four segments per entry and four valid and dirty bits. When the L2-cache misses, the penalty to access to data within the L3 memory is high. The system supports miss under miss to let a second miss interrupt a segment prefetch being done in response to a first miss. Thus, an interruptible SDRAM to L2-cache prefetch system with miss under miss support is provided. A shared translation look-aside buffer (TLB) is provided for L2 accesses, while a private TLB is associated with each processor. A micro TLB (&mgr;TLB) is associated with each resource that can initiate a memory transfer. The L2 cache, along with all of the TLBs and &mgr;TLBs have resource ID fields and task ID fields associated with each entry to allow flushing and cleaning based on resource or task. Configuration circuitry is provided to allow the digital system to be configured on a task by task basis in order to reduce power consumption.

    摘要翻译： 数字系统具有几个处理器，与每个处理器相关联的私有一级（L1）高速缓存，每个条目具有多个段的共享二级（L2）高速缓存以及三级（L3）物理存储器。 共享的L2高速缓存体系结构体现为4路关联性，每个条目有4个段和4个有效位和脏位。 当L2缓存未命中时，访问L3内存中的数据的惩罚很高。 该系统支持未命中错过，以使第二个错误中断一个段预取正在响应于第一个错过。 因此，提供了一个可中断的SDRAM到L2缓存预取系统，其中错过了支持。 为L2访问提供共享翻译后备缓冲器（TLB），而私有TLB与每个处理器相关联。 微型TLB（muTLB）与可以启动存储器传输的每个资源相关联。 L2缓存以及所有TLB和muTLB都具有与每个条目关联的资源ID字段和任务ID字段，以允许基于资源或任务的冲洗和清理。 提供配置电路以允许数字系统根据任务在任务上进行配置，以便降低功耗。

    Cache coherency in a multi-processor system
    7.
    发明授权
    Cache coherency in a multi-processor system 有权
    多处理器系统中的高速缓存一致性

    公开(公告)号：US06996683B2

    公开(公告)日：2006-02-07

    申请号：US10632229

    申请日：2003-07-31

    申请人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela ,  Dominique D'Inverno

    发明人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela ,  Dominique D'Inverno

    IPC分类号： G06F12/02

    CPC分类号： G06F9/30134 ,  G06F9/30101 ,  G06F9/30174 ,  G06F9/3834 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F12/126 ,  G06F2212/502

    摘要： A system comprises a first processor having cache memory, a second processor having cache memory and a coherence buffer that can be enabled and disabled by the first processor. The system also comprises a memory subsystem coupled to the first and second processors. For a write transaction originating from the first processor, the first processor enables the second processor's coherence buffer, and information associated with the first processor's write transaction is stored in the second processor's coherence buffer to maintain data coherency between the first and second processors.

    摘要翻译： 一种系统包括具有高速缓冲存储器的第一处理器，具有高速缓冲存储器的第二处理器和可由第一处理器启用和禁用的相干缓冲器。 该系统还包括耦合到第一和第二处理器的存储器子系统。 对于来自第一处理器的写入事务，第一处理器启用第二处理器的相干缓冲器，并且与第一处理器的写入事务相关联的信息被存储在第二处理器的相干缓冲器中以维持第一和第二处理器之间的数据一致性。

    Energy-aware scheduling of application execution
    8.
    发明授权
    Energy-aware scheduling of application execution 有权
    能源感知调度应用程序执行

    公开(公告)号：US08032891B2

    公开(公告)日：2011-10-04

    申请号：US10151282

    申请日：2002-05-20

    申请人： Gerard Chauvel ,  Dominique D'Inverno ,  Serge Lasserre ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Frédéric Parain ,  Jean-Paul Routeau ,  Salam Majoul

    发明人： Gerard Chauvel ,  Dominique D'Inverno ,  Serge Lasserre ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Frédéric Parain ,  Jean-Paul Routeau ,  Salam Majoul

    IPC分类号： G06F9/46 ,  G06F1/32

    CPC分类号： G06F9/4881 ,  G06F1/3228 ,  G06F1/329 ,  Y02D10/24

    摘要： A mobile device (10) manages tasks (18) using a scheduler (20) for scheduling tasks on multiple processors (12). To conserve energy, the set of tasks to be scheduled are divided into two (or more) subsets, which are scheduled according to different procedures. In a specific embodiment, the first subset contains tasks with the highest energy consumption deviation based on the processor that executes the task. This subset is scheduled according to a power-aware procedure for scheduling tasks primarily based on energy consumption criteria. If there is no failure, the second subset is scheduled according to a real-time constrained procedure that schedules tasks primarily based on the deadlines associated with the various tasks in the second subset. If there is a failure in either procedure, one or more tasks with the lowest energy consumption deviation are moved from the first subset to the second subset and the scheduling is repeated.

    摘要翻译： 移动设备（10）使用调度器（20）管理任务（18），用于在多个处理器（12）上调度任务。 为了节约能源，要调度的任务集合分为两个（或多个）子集，根据不同的过程进行调度。 在具体实施例中，第一子集基于执行任务的处理器包含具有最高能量消耗偏差的任务。 该子集根据用于主要基于能量消耗标准的调度任务的功率感知程序进行调度。 如果没有失败，则根据实时约束程序调度第二子集，该实时约束过程主要基于与第二子集中的各种任务相关联的期限来调度任务。 如果任何一个过程都有故障，则能量消耗偏差最小的一个或多个任务从第一个子集移动到第二个子集，重复调度。

    Memory management of local variables upon a change of context
    10.
    发明授权
    Memory management of local variables upon a change of context 有权
    改变上下文时局部变量的内存管理

    公开(公告)号：US07555611B2

    公开(公告)日：2009-06-30

    申请号：US10632076

    申请日：2003-07-31

    申请人： Serge Lasserre ,  Maija Kuusela ,  Gerard Chauvel

    发明人： Serge Lasserre ,  Maija Kuusela ,  Gerard Chauvel

    IPC分类号： G06F12/00

    CPC分类号： G06F12/126 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F2212/502 ,  Y02D10/13

    摘要： A cache subsystem may comprise a multi-way set associative cache and a data memory that holds a contiguous block of memory defined by an address stored in a register. Local variables (e.g., Java local variables) may be stored in the data memory. The data memory preferably is adapted to store two groups of local variables. A first group comprises local variables associated with finished methods and a second group comprises local variables associated with unfinished methods. Further, local variables are saved to, or fetched from, external memory upon a context change based on a threshold value differentiating the first and second groups. The first value may comprise a threshold address or an allocation bit associated with each of a plurality of lines forming the data memory.

    摘要翻译： 缓存子系统可以包括多路组关联高速缓存和数据存储器，其保存由存储在寄存器中的地址定义的连续的存储块。 局部变量（例如，Java局部变量）可以存储在数据存储器中。 数据存储器优选地适于存储两组局部变量。 第一组包括与完成的方法相关联的局部变量，第二组包括与未完成方法相关联的局部变量。 此外，基于区分第一和第二组的阈值，在上下文改变时，将局部变量保存到外部存储器或从外部存储器获取。 第一值可以包括与形成数据存储器的多条线中的每一条相关联的阈值地址或分配位。