公开(公告)号：US20070176240A1

公开(公告)日：2007-08-02

申请号：US11556931

申请日：2006-11-06

申请人： Hyun-soo Chung ,  Seung-duk Baek ,  Ju-il Choi ,  Dong-ho Lee

发明人： Hyun-soo Chung ,  Seung-duk Baek ,  Ju-il Choi ,  Dong-ho Lee

IPC分类号： H01L23/62

CPC分类号： H01L24/11 ,  H01L23/3114 ,  H01L23/525 ,  H01L24/12 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/0231 ,  H01L2224/02311 ,  H01L2224/02321 ,  H01L2224/02335 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2224/451 ,  H01L2224/4813 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00014

摘要： A method of forming a wire structure connecting to a bonding pad of a semiconductor chip includes depositing a passivation layer on an active surface of the semiconductor chip, depositing a seed metal layer on the bonding pad and the passivation layer, depositing a metal layer on the seed metal layer, etching selected portions of the seed metal layer, leaving unetched a first area, overlapping the bonding pad and a second area overlapping a connection pad, wherein the wire structure is formed by the metal layer being electrically connected to the bonding pad and the connection pad, but floating from the passivation layer, and depositing an insulting layer on the wire structure.

摘要翻译： 形成连接到半导体芯片的焊盘的导线结构的方法包括在半导体芯片的有源表面上沉积钝化层，在焊盘和钝化层上沉积种子金属层，在金属层上沉积金属层 种子金属层，蚀刻种子金属层的选定部分，留下未蚀刻的第一区域，与接合焊盘重叠，第二区域与连接焊盘重叠，其中线结构由金属层电连接到接合焊盘， 连接焊盘，但是从钝化层浮起，并且在导线结构上沉积绝缘层。

公开(公告)号：US07767576B2

公开(公告)日：2010-08-03

申请号：US11556931

申请日：2006-11-06

申请人： Hyun-soo Chung ,  Seung-duk Baek ,  Ju-il Choi ,  Dong-ho Lee

发明人： Hyun-soo Chung ,  Seung-duk Baek ,  Ju-il Choi ,  Dong-ho Lee

IPC分类号： H01L21/4763

CPC分类号： H01L24/11 ,  H01L23/3114 ,  H01L23/525 ,  H01L24/12 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/0231 ,  H01L2224/02311 ,  H01L2224/02321 ,  H01L2224/02335 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2224/451 ,  H01L2224/4813 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00014

摘要： A method of forming a wire structure connecting to a bonding pad of a semiconductor chip includes depositing a passivation layer on an active surface of the semiconductor chip, depositing a seed metal layer on the bonding pad and the passivation layer, depositing a metal layer on the seed metal layer, etching selected portions of the seed metal layer, leaving unetched a first area, overlapping the bonding pad and a second area overlapping a connection pad, wherein the wire structure is formed by the metal layer being electrically connected to the bonding pad and the connection pad, but floating from the passivation layer, and depositing an insulting layer on the wire structure.

摘要翻译： 形成连接到半导体芯片的焊盘的导线结构的方法包括在半导体芯片的有源表面上沉积钝化层，在焊盘和钝化层上沉积种子金属层，在金属层上沉积金属层 种子金属层，蚀刻种子金属层的选定部分，留下未蚀刻的第一区域，与接合焊盘重叠，第二区域与连接焊盘重叠，其中线结构由金属层电连接到接合焊盘， 连接焊盘，但是从钝化层浮起，并且在导线结构上沉积绝缘层。

公开(公告)号：US20090111217A1

公开(公告)日：2009-04-30

申请号：US12285923

申请日：2008-10-16

申请人： Hyun-soo Chung ,  Dong-ho Lee ,  Seong-deok Hwang ,  Sun-won Kang ,  Seung-duk Baek

发明人： Hyun-soo Chung ,  Dong-ho Lee ,  Seong-deok Hwang ,  Sun-won Kang ,  Seung-duk Baek

IPC分类号： H01L21/00

CPC分类号： H01L25/0657 ,  H01L24/02 ,  H01L24/16 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/13023 ,  H01L2224/13024 ,  H01L2224/16112 ,  H01L2224/16147 ,  H01L2224/16237 ,  H01L2224/2518 ,  H01L2224/81141 ,  H01L2224/81191 ,  H01L2224/81365 ,  H01L2224/81385 ,  H01L2224/81805 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/014

摘要： Provided is a method of fabricating a chip-on-chip (COC) semiconductor device. The method of fabricating a chip-on-chip (COC) semiconductor device may include preparing a first semiconductor device with a metal wiring having at least one discontinuous spot formed therein, preparing a second semiconductor device with at least one bump formed on a surface of the second semiconductor device corresponding to the at least one discontinuous spot, aligning the first semiconductor device onto the second semiconductor device, and connecting the at least one bump of the second semiconductor device to the at least one discontinuous spot formed in the metal wiring of the first semiconductor device.

摘要翻译： 提供了一种制造片上芯片（COC）半导体器件的方法。 片上芯片（COC）半导体器件的制造方法可以包括：准备具有在其中形成有至少一个不连续点的金属布线的第一半导体器件，制备第二半导体器件，其中至少一个凸块形成在 所述第二半导体器件对应于所述至少一个不连续点，将所述第一半导体器件对准到所述第二半导体器件上，并且将所述第二半导体器件的所述至少一个突起连接到形成在所述第二半导体器件的所述金属布线中的所述至少一个不连续点 第一半导体器件。

公开(公告)号：US07851256B2

公开(公告)日：2010-12-14

申请号：US12285923

申请日：2008-10-16

申请人： Hyun-soo Chung ,  Dong-ho Lee ,  Seong-deok Hwang ,  Sun-won Kang ,  Seung-duk Baek

发明人： Hyun-soo Chung ,  Dong-ho Lee ,  Seong-deok Hwang ,  Sun-won Kang ,  Seung-duk Baek

IPC分类号： H01L23/48 ,  H01L23/52

CPC分类号： H01L25/0657 ,  H01L24/02 ,  H01L24/16 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/13023 ,  H01L2224/13024 ,  H01L2224/16112 ,  H01L2224/16147 ,  H01L2224/16237 ,  H01L2224/2518 ,  H01L2224/81141 ,  H01L2224/81191 ,  H01L2224/81365 ,  H01L2224/81385 ,  H01L2224/81805 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/014

摘要： Provided is a method of fabricating a chip-on-chip (COC) semiconductor device. The method of fabricating a chip-on-chip (COC) semiconductor device may include preparing a first semiconductor device with a metal wiring having at least one discontinuous spot formed therein, preparing a second semiconductor device with at least one bump formed on a surface of the second semiconductor device corresponding to the at least one discontinuous spot, aligning the first semiconductor device onto the second semiconductor device, and connecting the at least one bump of the second semiconductor device to the at least one discontinuous spot formed in the metal wiring of the first semiconductor device.

摘要翻译： 提供了一种制造片上芯片（COC）半导体器件的方法。 片上芯片（COC）半导体器件的制造方法可以包括：准备具有在其中形成有至少一个不连续点的金属布线的第一半导体器件，制备第二半导体器件，其中至少一个凸点形成在 所述第二半导体器件对应于所述至少一个不连续点，将所述第一半导体器件对准到所述第二半导体器件上，并且将所述第二半导体器件的所述至少一个突起连接到形成在所述第二半导体器件的所述金属布线中的所述至少一个不连续点 第一半导体器件。

公开(公告)号：US20090283894A1

公开(公告)日：2009-11-19

申请号：US12464921

申请日：2009-05-13

申请人： Jong-joo LEE ,  Seung-duk Baek

发明人： Jong-joo LEE ,  Seung-duk Baek

IPC分类号： H01L23/52 ,  H05K1/14

CPC分类号： H05K1/115 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/50 ,  H01L25/0657 ,  H01L2223/6616 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/3011 ,  H05K1/0222 ,  H05K1/0251 ,  H05K1/0263 ,  H05K3/429 ,  H05K2201/09636

摘要： A semiconductor chip package includes a signal interconnection penetrating a semiconductor chip and transmitting a signal to the semiconductor chip and a power interconnection and a ground interconnection penetrating the semiconductor and supplying power and ground to the semiconductor chip. The power interconnection and the ground interconnection are arranged to neighbor each other adjacent to the signal interconnection.

摘要翻译： 半导体芯片封装包括穿透半导体芯片并将信号传输到半导体芯片的信号互连以及穿透半导体的电源互连和接地互连，并向半导体芯片供电和接地。 电源互连和接地互连被布置成邻近信号互连相邻。

公开(公告)号：US20110272819A1

公开(公告)日：2011-11-10

申请号：US13037159

申请日：2011-02-28

申请人： Sang-wook Park ,  Nam-seog Kim ,  Seung-duk Baek

发明人： Sang-wook Park ,  Nam-seog Kim ,  Seung-duk Baek

IPC分类号： H01L23/48

CPC分类号： H01L24/02 ,  H01L23/3192 ,  H01L24/05 ,  H01L24/13 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/05012 ,  H01L2224/05548 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00

摘要： In one embodiment, a wafer level package includes a rerouting pattern formed on a semiconductor substrate and a first encapsulant pattern overlying the rerouting pattern. The first encapsulant pattern has a via hole to expose a portion of the rerouting pattern. The package additionally includes an external connection terminal formed on the exposed portion of the rerouting pattern. An upper section of the sidewall and a sidewall of the external connection terminal may be separated by a gap distance. The gap distance may increase toward an upper surface of the encapsulant pattern.

摘要翻译： 在一个实施例中，晶片级封装包括形成在半导体衬底上的重新布线图案和覆盖重新布线图案的第一封装图案。 第一密封剂图案具有通孔以暴露重新布线图案的一部分。 该封装还包括形成在重新布线图案的暴露部分上的外部连接端子。 侧壁的上部和外部连接端子的侧壁可以间隔距离。 间隙距离可以朝向密封剂图案的上表面增加。

公开(公告)号：US08779576B2

公开(公告)日：2014-07-15

申请号：US13037159

申请日：2011-02-28

申请人： Sang-wook Park ,  Nam-seog Kim ,  Seung-duk Baek

发明人： Sang-wook Park ,  Nam-seog Kim ,  Seung-duk Baek

IPC分类号： H01L23/48 ,  H01L23/00 ,  H01L23/31

CPC分类号： H01L24/02 ,  H01L23/3192 ,  H01L24/05 ,  H01L24/13 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/05012 ,  H01L2224/05548 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00

摘要： In one embodiment, a wafer level package includes a rerouting pattern formed on a semiconductor substrate and a first encapsulant pattern overlying the rerouting pattern. The first encapsulant pattern has a via hole to expose a portion of the rerouting pattern. The package additionally includes an external connection terminal formed on the exposed portion of the rerouting pattern. An upper section of the sidewall and a sidewall of the external connection terminal may be separated by a gap distance. The gap distance may increase toward an upper surface of the encapsulant pattern.

摘要翻译： 在一个实施例中，晶片级封装包括形成在半导体衬底上的重新布线图案和覆盖重新布线图案的第一封装图案。 第一密封剂图案具有通孔以暴露重新布置图案的一部分。 该封装还包括形成在重新布线图案的暴露部分上的外部连接端子。 侧壁的上部和外部连接端子的侧壁可以间隔距离。 间隙距离可以朝向密封剂图案的上表面增加。

公开(公告)号：US20090051045A1

公开(公告)日：2009-02-26

申请号：US12220996

申请日：2008-07-30

申请人： Sung-ho Mun ,  Sun-won Kang ,  Seung-duk Baek

发明人： Sung-ho Mun ,  Sun-won Kang ,  Seung-duk Baek

IPC分类号： H01L23/485

CPC分类号： H01L25/0657 ,  H01L23/481 ,  H01L2224/32145 ,  H01L2224/9202 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2924/3011 ,  H01L21/76898

摘要： A semiconductor package apparatus comprises: at least one semiconductor chip; and a circuit board on which the semiconductor chip is installed, wherein at least one conductive plane for improving power and/or ground characteristics is positioned on a side of the semiconductor chip. In this manner, fabrication cost for the semiconductor package apparatus can be mitigated, and power and/or ground characteristics can be improved so as to readily control impedance of signal lines. As a result, reliability of the operation of the semiconductor package apparatus can be improved, and noise and malfunction can be prevented.

摘要翻译： 半导体封装装置包括：至少一个半导体芯片; 以及其上安装有半导体芯片的电路板，其中用于提高功率和/或接地特性的至少一个导电平面位于半导体芯片的一侧。 以这种方式，可以减轻半导体封装装置的制造成本，并且可以提高功率和/或接地特性，以便容易地控制信号线的阻抗。 结果，可以提高半导体封装装置的操作的可靠性，并且可以防止噪声和故障。

公开(公告)号：US20080116572A1

公开(公告)日：2008-05-22

申请号：US11980347

申请日：2007-10-31

申请人： Seung-duk Baek ,  Sun-won Kang

发明人： Seung-duk Baek ,  Sun-won Kang

IPC分类号： H05K7/00 ,  H01L23/52

CPC分类号： H05K1/181 ,  G11C5/025 ,  G11C5/04 ,  H01L25/0655 ,  H01L2924/0002 ,  H05K2201/09418 ,  H05K2201/10159 ,  Y02P70/611 ,  H01L2924/00

摘要： Example embodiments may provide a semiconductor memory module having shorter length of terminal stubs, a method of arranging terminals to reduce or minimize length of each stub, and methods of using the same. Example embodiment semiconductor memory modules may include first and second semiconductor memory devices each having terminals in an edge region close to a corresponding semiconductor memory device such that terminals of the first and second semiconductor memory devices may be arranged symmetrically to each other.

摘要翻译： 示例性实施例可以提供具有较短长度的端子短截线的半导体存储器模块，配置端子以减少或最小化每个短截线长度的方法及其使用方法。 示例性实施例半导体存储器模块可以包括第一和第二半导体存储器件，每个半导体存储器件在靠近相应的半导体存储器件的边缘区域中具有端子，使得第一和第二半导体存储器件的端子可以彼此对称地布置。

公开(公告)号：US08004081B2

公开(公告)日：2011-08-23

申请号：US12464921

申请日：2009-05-13

申请人： Jong-joo Lee ,  Seung-duk Baek

发明人： Jong-joo Lee ,  Seung-duk Baek

IPC分类号： H01L23/04

CPC分类号： H05K1/115 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/50 ,  H01L25/0657 ,  H01L2223/6616 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/3011 ,  H05K1/0222 ,  H05K1/0251 ,  H05K1/0263 ,  H05K3/429 ,  H05K2201/09636

摘要： A semiconductor chip package includes a signal interconnection penetrating a semiconductor chip and transmitting a signal to the semiconductor chip and a power interconnection and a ground interconnection penetrating the semiconductor and supplying power and ground to the semiconductor chip. The power interconnection and the ground interconnection are arranged to neighbor each other adjacent to the signal interconnection.

摘要翻译： 半导体芯片封装包括穿透半导体芯片并将信号传输到半导体芯片的信号互连以及穿透半导体的电源互连和接地互连，并向半导体芯片供电和接地。 电源互连和接地互连被布置成邻近信号互连相邻。