利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

21 条记录 (耗时 0.036 秒)

    Method and apparatus for handling bus master and direct memory access (DMA) requests at an I/O controller
    2.
    发明授权
    Method and apparatus for handling bus master and direct memory access (DMA) requests at an I/O controller 失效
    用于在I / O控制器处理总线主控和直接存储器访问（DMA）请求的方法和装置

    公开(公告)号：US5862387A

    公开(公告)日：1999-01-19

    申请号：US884023

    申请日：1997-06-27

    申请人： Neil W Songer ,  James P. Kardach ,  Sung-Soo Cho ,  Jim S. Cheng ,  Debra T. Cohen ,  John W. Horigan ,  Nader Raygani ,  Seyed Yahay Sotoudeh ,  David I. Poisner

    发明人： Neil W Songer ,  James P. Kardach ,  Sung-Soo Cho ,  Jim S. Cheng ,  Debra T. Cohen ,  John W. Horigan ,  Nader Raygani ,  Seyed Yahay Sotoudeh ,  David I. Poisner

    IPC分类号： G06F13/28 ,  G06F13/30 ,  G06F13/364 ,  G06F13/00

    CPC分类号： G06F13/28 ,  G06F13/30 ,  G06F13/364

    摘要： A computer system that implements a direct memory access (DMA) request passing protocol. The computer system may comprise a Peripheral Component Interconnect (PCI) bus that includes an electrical interface as specified by a PCI Local Bus standard. The PCI bus is coupled to at least one DMA agent and a DMA controller. The DMA agent issues DMA requests to the DMA controller using the electrical interface of the PCI bus. According to one embodiment, a system I/O controller receives the DMA requests and passes them on to the DMA controller, which arbitrates the DMA requests and passes back a grant to the system I/O controller. The system I/O controller uses the electrical interface of the PCI bus to pass the grant to the DMA agent. The same DMA request passing protocol may be implemented in any bus having an electrical interface that specifies a unique request signal line for each bus agent of the bus.

    摘要翻译： 实现直接内存访问（DMA）请求传递协议的计算机系统。 计算机系统可以包括外围组件互连（PCI）总线，其包括由PCI本地总线标准指定的电接口。 PCI总线耦合到至少一个DMA代理和DMA控制器。 DMA代理使用PCI总线的电接口向DMA控制器发出DMA请求。 根据一个实施例，系统I / O控制器接收DMA请求并将它们传递到DMA控制器，DMA控制器对DMA请求进行仲裁，并将授权传回给系统I / O控制器。 系统I / O控制器使用PCI总线的电接口将授权传递给DMA代理。 相同的DMA请求传递协议可以在具有为总线的每个总线代理指定唯一请求信号线的电接口的任何总线中实现。

    Input output controller having interface logic coupled to DMA controller and plurality of address lines for carrying control information to DMA agent
    3.
    发明授权
    Input output controller having interface logic coupled to DMA controller and plurality of address lines for carrying control information to DMA agent 失效
    具有耦合到DMA控制器和多个地址线的接口逻辑的输入输出控制器，用于向DMA代理传送控制信息

    公开(公告)号：US5729762A

    公开(公告)日：1998-03-17

    申请号：US426818

    申请日：1995-04-21

    申请人： James P. Kardach ,  Sung-Soo Cho ,  Debra T. Cohen ,  John W. Horigan ,  Neil W. Songer

    发明人： James P. Kardach ,  Sung-Soo Cho ,  Debra T. Cohen ,  John W. Horigan ,  Neil W. Songer

    IPC分类号： G06F13/28 ,  G06F15/40

    CPC分类号： G06F13/28

    摘要： A computer system performs direct memory access (DMA) transfers according to a DMA transfer protocol. The computer system may comprise a Peripheral Component Interconnect (PCI) bus that includes an electrical interface as specified by a PCI Local Bus standard. A DMA agent, system memory, and a DMA controller are coupled to the bus. The DMA controller uses the electrical interface of the PCI bus to control a DMA transfer between system memory and the DMA agent. According to one embodiment, a system I/O controller is coupled between the DMA controller and the PCI bus. The system I/O controller passes DMA control information from the DMA controller to the DMA agent using the electrical interface of the PCI bus. The electrical interface of the PCI bus includes a plurality of address lines and a grant signal line coupled to the DMA agent, wherein the system that I/O controller transmits DMA control information to the DMA agent while asserting the grant signal line.

    摘要翻译： 计算机系统根据DMA传输协议执行直接存储器访问（DMA）传输。 计算机系统可以包括外围组件互连（PCI）总线，其包括由PCI本地总线标准指定的电接口。 DMA代理，系统存储器和DMA控制器耦合到总线。 DMA控制器使用PCI总线的电接口来控制系统内存和DMA代理之间的DMA传输。 根据一个实施例，系统I / O控制器耦合在DMA控制器和PCI总线之间。 系统I / O控制器使用PCI总线的电接口将DMA控制信息从DMA控制器传送到DMA代理。 PCI总线的电接口包括多个地址线和耦合到DMA代理的授权信号线，其中I / O控制器在断言授权信号线的同时向DMA代理发送DMA控制信息的系统。

    Method and apparatus for caching system management mode information with other information
    4.
    发明授权
    Method and apparatus for caching system management mode information with other information 失效
    用其他信息缓存系统管理模式信息的方法和装置

    公开(公告)号：US5909696A

    公开(公告)日：1999-06-01

    申请号：US656922

    申请日：1996-06-04

    申请人： Dennis Reinhardt ,  James P. Kardach ,  John W. Horigan ,  Neil Songer ,  Andrew F. Glew

    发明人： Dennis Reinhardt ,  James P. Kardach ,  John W. Horigan ,  Neil Songer ,  Andrew F. Glew

    IPC分类号： G06F9/48 ,  G06F12/02 ,  G06F12/06 ,  G06F12/08 ,  G06F12/14 ,  G06F13/14

    CPC分类号： G06F12/1491 ,  G06F12/0802 ,  G06F12/0284 ,  G06F12/1441 ,  G06F12/1475

    摘要： A novel method and apparatus to cache System Management Mode (SMM) data with other data to improve performance and reduce latency of SMM handler routines. This method and apparatus allows SMM data and non-SMM data to be distinguished in the cache without requiring extra cache bits which can add to the cost of implementation. Since SMM data and non-SMM data can coexist in the cache, there is no need for time consuming cache flush cycles when switching between the two modes. Since SMM data can be cached, performance of SMM routines are improved. This method and apparatus defines the SMRAM address range to be a range of addresses representable by the tag, but not directly corresponding to installed main memory. When accesses are made to SMRAM addresses, they are redirected to an unused portion of main memory. Protection mechanisms may be implemented to limit access to these SMRAM addresses when not in SMM.

    摘要翻译： 一种用于将系统管理模式（SMM）数据与其他数据进行缓存的新方法和装置，以提高性能并减少SMM处理程序的等待时间。 该方法和装置允许在高速缓存中区分SMM数据和非SMM数据，而不需要增加执行成本的额外的缓存位。 由于SMM数据和非SMM数据可以在高速缓存中共存，因此在两种模式之间切换时不需要耗时的高速缓存刷新周期。 由于可以缓存SMM数据，因此提高了SMM例程的性能。 该方法和装置将SMRAM地址范围定义为标签可表示的地址范围，但不直接对应于已安装的主存储器。 当对SMRAM地址进行访问时，它们被重定向到主存储器的未使用部分。 当不在SMM中时，可以实施保护机制来限制对这些SMRAM地址的访问。

    Method and system to validate a write for a device on a serial bus
    5.
    发明授权
    Method and system to validate a write for a device on a serial bus 有权
    用于验证串行总线上设备的写入的方法和系统

    公开(公告)号：US08165160B2

    公开(公告)日：2012-04-24

    申请号：US11540837

    申请日：2006-09-29

    申请人： Robert A. Dunstan ,  John W. Horigan

    发明人： Robert A. Dunstan ,  John W. Horigan

    IPC分类号： H04J3/16

    CPC分类号： H04L1/0061 ,  H04L2001/0094

    摘要： A method and system, the method including, in some embodiments, calculating, by a message originator, a first check sum byte, appending the first check sum byte to the message, sending the message from the originator to a client over a single wire serial bus, and determining, by the client, a validity of the message from the originator by comparing the first check sum byte with a second check sum calculated by the client.

    摘要翻译： 一种方法和系统，所述方法在一些实施例中包括由消息发起者计算第一校验和字节，将第一校验和字节附加到消息，通过单线串行将消息从发起者发送到客户端 总线，并且由客户端通过将第一校验和字节与由客户端计算的第二校验和比较来确定来自始发者的消息的有效性。

    Method and apparatus for reducing the power consumed by a computer system
    7.
    发明授权
    Method and apparatus for reducing the power consumed by a computer system 有权
    用于减少计算机系统消耗的功率的方法和装置

    公开(公告)号：US07526663B2

    公开(公告)日：2009-04-28

    申请号：US11402527

    申请日：2006-04-11

    申请人： Don J. Nguyen ,  Pochang Hsu ,  Robert T. Jackson ,  John W. Horigan

    发明人： Don J. Nguyen ,  Pochang Hsu ,  Robert T. Jackson ,  John W. Horigan

    IPC分类号： G06F1/26

    CPC分类号： G06F1/3296 ,  G06F1/3203 ,  Y02D10/172 ,  Y02D50/20

    摘要： A computer system having one or more components capable of being in either wake or sleep states includes a power manager and a voltage regulator. The power manager may generate a power state signal indicating the power state of the component, and this signal may be provided to the voltage regulator. The voltage regulator may supply power to the component. The target voltage level of the power may be dependent on both a current level of the power and the power state signal.

    摘要翻译： 具有能够处于唤醒或休眠状态的一个或多个组件的计算机系统包括功率管理器和电压调节器。 功率管理器可以产生指示组件的功率状态的功率状态信号，并且该信号可以被提供给电压调节器。 电压调节器可以向组件供电。 功率的目标电压电平可以取决于电力的当前电平和功率状态信号。

    Mechanism for processor power state aware distribution of lowest priority interrupt
    8.
    发明授权
    Mechanism for processor power state aware distribution of lowest priority interrupt 有权
    处理器电源状态识别分配最低优先级中断的机制

    公开(公告)号：US07191349B2

    公开(公告)日：2007-03-13

    申请号：US10330622

    申请日：2002-12-26

    申请人： Shivnandan D. Kaushik ,  John W. Horigan ,  Alon Naveh ,  James B. Crossland

    发明人： Shivnandan D. Kaushik ,  John W. Horigan ,  Alon Naveh ,  James B. Crossland

    IPC分类号： G06F1/00 ,  G06F1/30 ,  G06F1/32

    CPC分类号： G06F9/3851 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/329 ,  G06F9/4812 ,  G06F9/5094 ,  Y02D10/152 ,  Y02D10/22 ,  Y02D10/24

    摘要： A method for a mechanism for processor power state aware distribution of lowest priority interrupts. The method of one embodiment comprises receiving first power state information from a first component and second power state information from a second component. First task priority information from the first component and second task priority from the second component are also received. An interrupt request from a first device for servicing is received. Power state and task priority information for the first and second components are evaluated to determine which component should service the interrupt request. Either the first component or the second component is selected to be a destination component to service the interrupt request based on the power state and task priority information. The interrupt request is communicated to the destination component.

    摘要翻译： 一种用于处理器功率状态识别分配最低优先级中断的机制的方法。 一个实施例的方法包括从第一组件接收第一功率状态信息和从第二组件接收第二功率状态信息。 还接收来自第一分量的第一任务优先级信息和来自第二分量的第二任务优先级。 接收来自第一设备的用于维修的中断请求。 评估第一和第二组件的功率状态和任务优先级信息，以确定哪个组件应该服务于中断请求。 选择第一组件或第二组件作为目的组件，以基于功率状态和任务优先级信息来服务中断请求。 中断请求被传送到目标组件。

    Method and apparatus for enabling a low power mode for a processor
    10.
    发明授权
    Method and apparatus for enabling a low power mode for a processor 有权
    用于为处理器启用低功率模式的方法和装置

    公开(公告)号：US06976181B2

    公开(公告)日：2005-12-13

    申请号：US10027939

    申请日：2001-12-20

    申请人： Xia Dai ,  John W. Horigan ,  Millind Mittal ,  Leslie E. Cline

    发明人： Xia Dai ,  John W. Horigan ,  Millind Mittal ,  Leslie E. Cline

    IPC分类号： G06F1/32 ,  G06F12/08 ,  G06F1/26

    CPC分类号： G06F1/3203 ,  G06F12/0891

    摘要： In accordance with an embodiment of the present invention, a triggering event is initiated to place a processor in a low power state. The processor may or may not flush a cache upon entering the low power state depending on a power status signal. The power status signal may indicate the relative priority of power reduction associated with placing the processor in the low power state without first flushing the cache versus an increase in soft error rate in the cache associated with reducing the voltage in the low power state.

    摘要翻译： 根据本发明的实施例，启动触发事件以将处理器置于低功率状态。 根据电源状态信号，处理器可能进入或不进入低功率状态时刷新高速缓存。 功率状态信号可以指示与将处理器置于低功率状态相关联的功率降低的相对优先级，而不首先冲洗高速缓存，而与高功率状态中的电压降低相关联的高速缓存中的软错误率的增加。