公开(公告)号：US07299372B2

公开(公告)日：2007-11-20

申请号：US10912481

申请日：2004-08-05

申请人： Jeffrey Douglas Brown ,  Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  Michael Fan Wang

发明人： Jeffrey Douglas Brown ,  Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  Michael Fan Wang

IPC分类号： G06F1/28

CPC分类号： G06F1/3203

摘要： The present invention provides for controlling the power consumption of an element. A first power control command is issued by software for the element. It is determined if the power control command corresponds to an allowable power control state for that element as defined by the hardware. If the power control command is not an allowable power control state for that element, the hardware sets the power control at a higher level than the power control state issued by the software. The software is real time software, and the software also sets minimally acceptable activity control states. A hierarchy of power consumption is defined for different elements of a chip by software, which provides the minimum level of power consumption by any element or sub-element on a chip.

摘要翻译： 本发明提供用于控制元件的功耗。 第一个功率控制命令由该元件的软件发出。 确定功率控制命令是否对应于由硬件定义的该元件的容许功率控制状态。 如果功率控制命令不是该元件的允许功率控制状态，则硬件将功率控制设置在比由软件发出的功率控制状态更高的水平。 该软件是实时软件，软件还设置了最低限度可接受的活动控制状态。 通过软件为芯片的不同元件定义功耗层级，其通过芯片上的任何元件或子元件提供最低功耗水平。

公开(公告)号：US07721123B2

公开(公告)日：2010-05-18

申请号：US12025649

申请日：2008-02-04

申请人： Shigehiro Asano ,  Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Alvan Wing Ng ,  Michael Fan Wang ,  Thuong Quang Truong

发明人： Shigehiro Asano ,  Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Alvan Wing Ng ,  Michael Fan Wang ,  Thuong Quang Truong

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3203 ,  G06F12/0831 ,  G06F12/1027 ,  G06F2212/1028 ,  Y02D10/13

摘要： A component of a microprocessor-based data processing system, which includes features for regulating power consumption in snoopable components and has gating off memory coherency properties, is determined to be in a relatively inactive state and is transitioned to a non-snoopable low power mode. Then, when a snoop request occurs, a retry protocol is sent in response to the snoop request. In conjunction with the retry protocol, a signal is sent to bring the component into snoopable mode. When the retry snoop is requested, the component is in full power mode and can properly respond to the snoop request. After the snoop request has been satisfied, the component again enters into a low power mode. Therefore, the component is able to enter into a low power mode in between snoops

摘要翻译： 基于微处理器的数据处理系统的一个组件，其包括用于调节可窥探组件中的功耗并具有门控存储器一致性属性的特征，被确定为处于相对不活动状态，并且转换到不可窥探的低功率模式。 然后，当侦听请求发生时，响应于窥探请求发送重试协议。 结合重试协议，发送信号使组件进入窥探模式。 当请求重试监听时，组件处于全功率模式，并可以正常响应窥探请求。 在snoop请求已满足后，组件再次进入低功耗模式。 因此，该组件能够在两个snoops之间进入低功耗模式

公开(公告)号：US20080126817A1

公开(公告)日：2008-05-29

申请号：US12025649

申请日：2008-02-04

申请人： Shigehiro Asano ,  Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Alvan Wing Ng ,  Michael Fan Wang ,  Thuong Quang Truong

发明人： Shigehiro Asano ,  Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Alvan Wing Ng ,  Michael Fan Wang ,  Thuong Quang Truong

IPC分类号： G06F1/32 ,  G06F12/08

CPC分类号： G06F1/3203 ,  G06F12/0831 ,  G06F12/1027 ,  G06F2212/1028 ,  Y02D10/13

摘要： A component of a microprocessor-based data processing system, which includes features for regulating power consumption in snoopable components and has gating off memory coherency properties, is determined to be in a relatively inactive state and is transitioned to a non-snoopable low power mode. Then, when a snoop request occurs, a retry protocol is sent in response to the snoop request. In conjunction with the retry protocol, a signal is sent to bring the component into snoopable mode. When the retry snoop is requested, the component is in full power mode and can properly respond to the snoop request. After the snoop request has been satisfied, the component again enters into a low power mode. Therefore, the component is able to enter into a low power mode in between snoops

摘要翻译： 基于微处理器的数据处理系统的一个组件，其包括用于调节可窥探组件中的功耗并具有门控存储器一致性属性的特征，被确定为处于相对不活动状态，并且转换到不可窥探的低功率模式。 然后，当侦听请求发生时，响应于窥探请求发送重试协议。 结合重试协议，发送信号使组件进入窥探模式。 当请求重试监听时，组件处于全功率模式，并可以正常响应窥探请求。 在snoop请求已满足后，组件再次进入低功耗模式。 因此，该组件能够在两个snoops之间进入低功耗模式

公开(公告)号：US07356713B2

公开(公告)日：2008-04-08

申请号：US10631537

申请日：2003-07-31

申请人： Shigehiro Asano ,  Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Alvan Wing Ng ,  Michael Fan Wang ,  Thuong Quang Truong

发明人： Shigehiro Asano ,  Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Alvan Wing Ng ,  Michael Fan Wang ,  Thuong Quang Truong

IPC分类号： G06F1/00 ,  G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3203 ,  G06F12/0831 ,  G06F12/1027 ,  G06F2212/1028 ,  Y02D10/13

摘要： A component of a microprocessor-based data processing system, which includes features for regulating power consumption in snoopable components and has gating off memory coherency properties, is determined to be in a relatively inactive state and is transitioned to a non-snoopable low power mode. Then, when a snoop request occurs, a retry protocol is sent in response to the snoop request. In conjunction with the retry protocol, a signal is sent to bring the component into snoopable mode. When the retry snoop is requested, the component is in full power mode and can properly respond to the snoop request. After the snoop request has been satisfied, the component again enters into a low power mode. Therefore, the component is able to enter into a low power mode in between snoops.

摘要翻译： 基于微处理器的数据处理系统的一个组件，其包括用于调节可窥探组件中的功耗并具有门控存储器一致性属性的特征，被确定为处于相对不活动状态，并且转换到不可窥探的低功率模式。 然后，当侦听请求发生时，响应于窥探请求发送重试协议。 结合重试协议，发送信号使组件进入窥探模式。 当请求重试监听时，组件处于全功率模式，并可以正常响应窥探请求。 在snoop请求已满足后，组件再次进入低功耗模式。 因此，该组件能够在两个snoops之间进入低功耗模式。

公开(公告)号：US07114035B2

公开(公告)日：2006-09-26

申请号：US10655365

申请日：2003-09-04

申请人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David Shippy ,  Thuong Quang Truong ,  Takeshi Yamazaki

发明人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David Shippy ,  Thuong Quang Truong ,  Takeshi Yamazaki

IPC分类号： G06F12/00

CPC分类号： G06F12/126

摘要： The present invention provides for selectively overwriting sets of a cache as a function of a replacement management table and a least recently used function. A class identifier is created as a function of an address miss. A replacement management table is employable to read the class identifier to create a tag replacement control indicia. The cache, comprising a plurality of sets, is employable to disable the replacement of at least one of the plurality of sets as a function of the tag replacement control indicia.

摘要翻译： 本发明提供了根据替换管理表和最近最少使用的功能来选择性地覆盖高速缓存的集合。 根据地址未命中创建类标识符。 替换管理表可用于读取类标识符以创建标签替换控制标记。 包括多个集合的高速缓存可用于根据标签替换控制标记来禁用对多个集合中的至少一个的替换。

公开(公告)号：US07093080B2

公开(公告)日：2006-08-15

申请号：US10682386

申请日：2003-10-09

申请人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David J. Shippy ,  Thuong Quang Truong

发明人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David J. Shippy ,  Thuong Quang Truong

IPC分类号： G06F12/00

CPC分类号： G06F12/0835

摘要： Disclosed is a coherent cache system that operates in conjunction with non-homogeneous processing units. A set of processing units of a first configuration has conventional cache and directly accesses common or shared system physical and virtual address memory through the use of a conventional MMU (Memory Management Unit). Additional processors of a different configuration and/or other devices that need to access system memory are configured to store accessed data in compatible caches. Each of the caches is compatible with a given protocol coherent memory management bus interspersed between the caches and the system memory.

摘要翻译： 公开了与非均匀处理单元结合操作的一致的缓存系统。 一组第一配置的处理单元具有常规高速缓存，并且通过使用常规MMU（存储器管理单元）直接访问公用或共享系统物理和虚拟地址存储器。 需要访问系统存储器的不同配置和/或其他设备的其他处理器被配置为将访问的数据存储在兼容的高速缓存中。 每个缓存与散列在高速缓存和系统存储器之间的给定协议相干存储器管理总线兼容。

公开(公告)号：US07103748B2

公开(公告)日：2006-09-05

申请号：US10318541

申请日：2002-12-12

申请人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David Shippy ,  Thuong Quang Truong

发明人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David Shippy ,  Thuong Quang Truong

IPC分类号： G06F12/12

CPC分类号： G06F12/1027 ,  G06F12/126

摘要： Memory management in a computer system is improved by preventing a subset of address translation information from being replaced with other types of address translation information in a cache memory reserved for storing such address translation information for faster access by a CPU. This way, the CPU can identify the subset of address translation information stored in the cache.

摘要翻译： 计算机系统中的存储器管理通过防止地址转换信息的一部分被替换为高速缓冲存储器中的其他类型的地址转换信息而被改进，该高速缓冲存储器被保留用于存储用于CPU更快速访问的这种地址转换信息。 这样，CPU可以识别存储在高速缓存中的地址转换信息的子集。

公开(公告)号：US06981072B2

公开(公告)日：2005-12-27

申请号：US10455169

申请日：2003-06-05

申请人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David Shippy ,  Thuong Quang Truong

发明人： Michael Norman Day ,  Harm Peter Hofstee ,  Charles Ray Johns ,  James Allan Kahle ,  David Shippy ,  Thuong Quang Truong

IPC分类号： G06F12/10 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F12/1081

摘要： A system and a method are provided for improving memory management in a multiprocessor system. A direct memory access (DMA) operation is set up for a first processor. A DMA effective address is translated to a virtual address. The virtual address is translated to a physical address, which is used to access a memory hierarchy of the multiprocessor system.

摘要翻译： 提供了一种用于改善多处理器系统中的存储器管理的系统和方法。 为第一个处理器设置直接存储器访问（DMA）操作。 DMA有效地址转换为虚拟地址。 虚拟地址被转换为物理地址，用于访问多处理器系统的存储器层次结构。

公开(公告)号：US07107363B2

公开(公告)日：2006-09-12

申请号：US10464882

申请日：2003-06-19

申请人： Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Takeshi Yamazaki

发明人： Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Takeshi Yamazaki

IPC分类号： G06F3/00

CPC分类号： G06F9/5011 ,  G06F2209/5014

摘要： The present invention discloses, in one aspect, a microprocessor. In one embodiment, the microprocessor includes a processing element configured to process an application using a bandwidth. The microprocessor also includes an access shaper coupled to the processing element and configured to shape storage requests for the processing of the application. In this embodiment, the microprocessor further includes bandwidth management circuitry coupled to the access shaper and configured to track the bandwidth usage based on the requests. A method of coordinating bandwidth allocation and a processor assembly are also disclosed.

摘要翻译： 本发明在一个方面公开了一种微处理器。 在一个实施例中，微处理器包括被配置为使用带宽来处理应用的处理元件。 微处理器还包括一个接入整形器，它与处理元件相耦合，并配置成形成用于处理应用的存储请求。 在该实施例中，微处理器还包括耦合到接入整形器的带宽管理电路，并且被配置为基于请求跟踪带宽使用。 还公开了一种协调带宽分配的方法和处理器组件。

公开(公告)号：US07062612B2

公开(公告)日：2006-06-13

申请号：US10318594

申请日：2002-12-12

申请人： Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  David J. Shippy ,  Thuong Quang Truong

发明人： Jeffrey Douglas Brown ,  Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  David J. Shippy ,  Thuong Quang Truong

IPC分类号： G06F12/00

CPC分类号： G06F12/0831

摘要： A system and method are provided for directly accessing a cache for data. A data transfer request is sent to a system bus for transferring data to a system memory. The data transfer request is snooped. A snoop request is sent to a cache. It is determined whether the snoop request has a valid entry in the cache. Upon determining that the snoop request has a valid entry in the cache, the data is caught and sent to the cache for update.

摘要翻译： 提供了一种用于直接访问数据缓存的系统和方法。 数据传输请求被发送到系统总线，用于将数据传送到系统存储器。 数据传输请求被窥探。 侦听请求被发送到缓存。 确定窥探请求是否在高速缓存中具有有效的条目。 在确定窥探请求在缓存中具有有效条目时，数据被捕获并发送到缓存以供更新。