公开(公告)号：US20090246892A1

公开(公告)日：2009-10-01

申请号：US12056627

申请日：2008-03-27

申请人： John J. Maloney ,  Wolfgang Sauter ,  Thomas A. Wassick ,  Jeffrey S. Zimmerman

发明人： John J. Maloney ,  Wolfgang Sauter ,  Thomas A. Wassick ,  Jeffrey S. Zimmerman

IPC分类号： H01L21/66 ,  H01L23/58 ,  H01L23/544

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L23/522 ,  H01L2924/0002 ,  H01L2924/00

摘要： The invention generally relates to a design structure of a circuit design, and more particularly to a design structure of a delamination sensor for use with low-k materials. A delamination sensor includes at least one first sensor formed in a layered semiconductor structure and a second sensor formed in the layered semiconductor structure. The at least one first sensor is structured and arranged to detect a defect, and the second sensor is structured and arranged to identify an interface where the defect exists.

摘要翻译： 本发明一般涉及一种电路设计的设计结构，更具体地说，涉及一种用于低k材料的分层传感器的设计结构。 分层传感器包括形成在层状半导体结构中的至少一个第一传感器和形成在层状半导体结构中的第二传感器。 所述至少一个第一传感器被构造和布置成检测缺陷，并且所述第二传感器被构造和布置成识别存在缺陷的界面。

公开(公告)号：US07716992B2

公开(公告)日：2010-05-18

申请号：US12056627

申请日：2008-03-27

申请人： John J. Maloney ,  Wolfgang Sauter ,  Thomas A. Wassick ,  Jeffrey S. Zimmerman

发明人： John J. Maloney ,  Wolfgang Sauter ,  Thomas A. Wassick ,  Jeffrey S. Zimmerman

IPC分类号： G01B7/16

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L23/522 ,  H01L2924/0002 ,  H01L2924/00

摘要： The invention generally relates to a design structure of a circuit design, and more particularly to a design structure of a delamination sensor for use with low-k materials. A delamination sensor includes at least one first sensor formed in a layered semiconductor structure and a second sensor formed in the layered semiconductor structure. The at least one first sensor is structured and arranged to detect a defect, and the second sensor is structured and arranged to identify an interface where the defect exists.

摘要翻译： 本发明一般涉及一种电路设计的设计结构，更具体地说，涉及一种用于低k材料的分层传感器的设计结构。 分层传感器包括形成在层状半导体结构中的至少一个第一传感器和形成在层状半导体结构中的第二传感器。 所述至少一个第一传感器被构造和布置成检测缺陷，并且所述第二传感器被构造和布置成识别存在缺陷的界面。

公开(公告)号：US20120104600A1

公开(公告)日：2012-05-03

申请号：US13344628

申请日：2012-01-06

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： H01L23/485

CPC分类号： H01L24/05 ,  H01L23/3171 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05093 ,  H01L2224/05567 ,  H01L2224/05571 ,  H01L2224/10122 ,  H01L2224/10126 ,  H01L2224/13006 ,  H01L2224/13022 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2224/05552

摘要： A design structure is embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a dielectric material formed between a design sensitive structure and a passivation layer. The design sensitive structure comprising a lower wiring layer electrically and mechanically connected to a higher wiring level by a via farm. A method and structure is also provided.

摘要翻译： 设计结构体现在用于设计，制造或测试设计的机器可读介质中。 该设计结构包括在设计敏感结构和钝化层之间形成的电介质材料。 该设计敏感结构包括通过通孔连接器电连接和机械地连接到更高布线层的下布线层。 还提供了一种方法和结构。

公开(公告)号：US08114767B2

公开(公告)日：2012-02-14

申请号：US12046616

申请日：2008-03-12

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： H01L21/4763

CPC分类号： H01L24/05 ,  H01L23/3171 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05093 ,  H01L2224/05567 ,  H01L2224/05571 ,  H01L2224/10122 ,  H01L2224/10126 ,  H01L2224/13006 ,  H01L2224/13022 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2224/05552

摘要： A design structure is embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a dielectric material formed between a design sensitive structure and a passivation layer. The design sensitive structure comprising a lower wiring layer electrically and mechanically connected to a higher wiring level by a via farm. A method and structure is also provided.

摘要翻译： 设计结构体现在用于设计，制造或测试设计的机器可读介质中。 该设计结构包括在设计敏感结构和钝化层之间形成的电介质材料。 该设计敏感结构包括通过通孔连接器电连接和机械地连接到更高布线层的下布线层。 还提供了一种方法和结构。

公开(公告)号：US20090230547A1

公开(公告)日：2009-09-17

申请号：US12046616

申请日：2008-03-12

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： H01L23/48 ,  H01L21/44

CPC分类号： H01L24/05 ,  H01L23/3171 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05093 ,  H01L2224/05567 ,  H01L2224/05571 ,  H01L2224/10122 ,  H01L2224/10126 ,  H01L2224/13006 ,  H01L2224/13022 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2224/05552

摘要： A design structure is embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a dielectric material formed between a design sensitive structure and a passivation layer. The design sensitive structure comprising a lower wiring layer electrically and mechanically connected to a higher wiring level by a via farm. A method and structure is also provided.

摘要翻译： 设计结构体现在用于设计，制造或测试设计的机器可读介质中。 该设计结构包括在设计敏感结构和钝化层之间形成的电介质材料。 该设计敏感结构包括通过通孔连接器电连接和机械地连接到更高布线层的下布线层。 还提供了一种方法和结构。

公开(公告)号：US07958477B2

公开(公告)日：2011-06-07

申请号：US12046608

申请日：2008-03-12

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5081

摘要： A failure analysis tool, a method of using the tool and a design structure for designing a mask for protecting a critical area of wiring failure in a semiconductor chip during packaging is provided. The failure analysis tool includes a computer infrastructure operable to determine a risk area for wiring layer failure during solder bump formation by determining a distance from a center of a chip to a location for a solder bump processing and identifying an area at an edge of the location for the solder bump processes at a predetermined distance and greater from the center of the chip.

摘要翻译： 提供了故障分析工具，使用该工具的方法和设计用于设计用于保护封装期间半导体芯片中的接线故障的关键区域的掩模的设计结构。 故障分析工具包括计算机基础设施，其可操作以通过确定从芯片的中心到焊料凸块处理的位置的距离来确定在焊料凸块形成期间的布线层故障的风险区域，并且识别位置边缘处的区域 用于从芯片的中心预定距离和更大的焊料凸块工艺。

公开(公告)号：US09000585B2

公开(公告)日：2015-04-07

申请号：US13344628

申请日：2012-01-06

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： H01L23/00 ,  H01L23/31

CPC分类号： H01L24/05 ,  H01L23/3171 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/13 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05093 ,  H01L2224/05567 ,  H01L2224/05571 ,  H01L2224/10122 ,  H01L2224/10126 ,  H01L2224/13006 ,  H01L2224/13022 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2224/05552

摘要： A design structure is embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a dielectric material formed between a design sensitive structure and a passivation layer. The design sensitive structure comprising a lower wiring layer electrically and mechanically connected to a higher wiring level by a via farm. A method and structure is also provided.

摘要翻译： 设计结构体现在用于设计，制造或测试设计的机器可读介质中。 该设计结构包括在设计敏感结构和钝化层之间形成的电介质材料。 该设计敏感结构包括通过通孔连接器电连接和机械地连接到更高布线层的下布线层。 还提供了一种方法和结构。

公开(公告)号：US20090235212A1

公开(公告)日：2009-09-17

申请号：US12046608

申请日：2008-03-12

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A failure analysis tool, a method of using the tool and a design structure for designing a mask for protecting a critical area of wiring failure in a semiconductor chip during packaging is provided. The failure analysis tool includes a computer infrastructure operable to determine a risk area for wiring layer failure during solder bump formation by determining a distance from a center of a chip to a location for a solder bump processing and identifying an area at an edge of the location for the solder bump processes at a predetermined distance and greater from the center of the chip.

摘要翻译： 提供了故障分析工具，使用该工具的方法和设计用于设计用于保护封装期间半导体芯片中的接线故障的关键区域的掩模的设计结构。 故障分析工具包括计算机基础设施，其可操作以通过确定从芯片的中心到焊料凸块处理的位置的距离来确定在焊料凸块形成期间的布线层故障的风险区域，并且识别位置边缘处的区域 用于从芯片的中心预定距离和更大的焊料凸块工艺。

公开(公告)号：US20120168956A1

公开(公告)日：2012-07-05

申请号：US12984069

申请日：2011-01-04

申请人： Stephane S. Barbeau ,  Catherine C. Dufort ,  Ian D. Melville ,  Luc L. Ouellet ,  Marie-Claude Paquet ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Stephane S. Barbeau ,  Catherine C. Dufort ,  Ian D. Melville ,  Luc L. Ouellet ,  Marie-Claude Paquet ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： H01L23/48 ,  H01L21/50

CPC分类号： H01L24/83 ,  H01L21/563 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/94 ,  H01L2224/131 ,  H01L2224/16235 ,  H01L2224/2929 ,  H01L2224/29388 ,  H01L2224/325 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/83102 ,  H01L2224/8312 ,  H01L2224/83855 ,  H01L2224/94 ,  H01L2924/00013 ,  H01L2924/01029 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/00012 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/014 ,  H01L2924/00

摘要： A method forms an integrated circuit structure, using a manufacturing device, to have kerf regions and external contacts, and to have conductive structures in the kerf regions. The method also forms an underfill material on a surface of the integrated circuit structure, using the manufacturing device, that contacts the kerf regions and the external contacts. The underfill material comprises electrically attracted filler particles that affect the coefficient of thermal expansion and elastic modulus of the underfill material. When forming the underfill material, the method applies an electrical charge to the conductive structures and the external contacts.

摘要翻译： 一种方法使用制造装置形成集成电路结构，以具有切口区域和外部触点，并且在切口区域中具有导电结构。 该方法还使用与切口区域和外部接触件接触的制造装置在集成电路结构的表面上形成底部填充材料。 底部填充材料包括影响底部填充材料的热膨胀系数和弹性模量的电吸引填料颗粒。 当形成底部填充材料时，该方法对导电结构和外部触点施加电荷。

公开(公告)号：US07232695B2

公开(公告)日：2007-06-19

申请号：US11160154

申请日：2005-06-10

申请人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

发明人： Timothy H. Daubenspeck ,  Jeffrey P. Gambino ,  Christopher D. Muzzy ,  Wolfgang Sauter ,  Jeffrey S. Zimmerman

IPC分类号： G01R31/26

CPC分类号： H01L22/12 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method and apparatus for determining the complete coverage of a passivating material on the final conductive interconnection of a wafer containing integrated circuits. A test structure with the dimensions of the final interconnections of the integrated circuits is formed during manufacture of the integrated circuits and used to determine complete coverage of the wafer by creating an opening in the passivating material at the test structure, the size of the opening being indicative of the complete coverage of the wafer.

摘要翻译： 一种用于确定包含集成电路的晶片的最终导电互连上的钝化材料的完全覆盖的方法和装置。 在集成电路的制造期间形成具有集成电路的最终互连尺寸的测试结构，并且用于通过在测试结构处在钝化材料中形成开口来确定晶片的完全覆盖，开口的尺寸为 指示晶片的完全覆盖。