公开(公告)号：US06961280B1

公开(公告)日：2005-11-01

申请号：US10731279

申请日：2003-12-08

申请人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Johnson Tan

发明人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Johnson Tan

IPC分类号： G06F12/08 ,  G11C8/00 ,  G11C8/06 ,  G11C8/10

CPC分类号： G11C8/06 ,  G06F12/0895 ,  G11C8/10

摘要： Techniques are provided for recycling addresses in memory blocks. Address signals in memory blocks are stored temporarily in a set of parallel coupled address registers. The address registers transfer the address signals to an address decoder block, which decodes the address signals. The address decoder block transfers the decoded addresses to a memory array. A stall state occurs when the cache memory block needs a new set of data to replace the old set of data. Address signals are stored in the address registers during the stall state by coupling each register's output to its data input using a series of multiplexers. The multiplexers are controlled by an address stall signal that indicates the onset and the end of a stall state. After the end of a stall state, the address registers store the next address signal received at the memory block.

摘要翻译： 提供技术来回收内存块中的地址。 存储器块中的地址信号被临时存储在一组并行耦合的地址寄存器中。 地址寄存器将地址信号传送到地址解码块，对地址信号进行解码。 地址解码器块将解码的地址传送到存储器阵列。 当缓存存储块需要一组新的数据来替换旧的数据集时，会发生停顿状态。 通过使用一系列多路复用器将每个寄存器的输出耦合到其数据输入，地址信号在失速状态下存储在地址寄存器中。 多路复用器由指示失速状态的开始和结束的地址停止信号控制。 在停止状态结束后，地址寄存器存储在存储块处接收的下一个地址信号。

公开(公告)号：US07057962B1

公开(公告)日：2006-06-06

申请号：US10806638

申请日：2004-03-22

申请人： Johnson Tan ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Joseph Huang

发明人： Johnson Tan ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Joseph Huang

IPC分类号： G11C8/00

CPC分类号： G11C7/1075

摘要： A memory cell of a programmable device includes a memory partitioning circuit to partition a multiple port memory device into one or more single port memory partitions. The memory partitioning circuit prevents cross addressing by setting the value of one or more address lines of each memory port to a fixed value. The memory partitioning circuit holds address lines at their required values during the programmable device's normal, clear, and reset modes of operation. The behavior of the memory partitioning circuit is set by a portion of a device configuration used to configure the programmable device. The memory partitioning circuit is connected between a memory cell's address register and row or column decoders used to access the multiple port memory device. The memory partitioning circuit can also perform bit-wise inversion operations on portions of the memory addresses.

摘要翻译： 可编程设备的存储单元包括用于将多端口存储器设备分割成一个或多个单端口存储器分区的存储器分配电路。 存储器分配电路通过将每个存储器端口的一个或多个地址线的值设置为固定值来防止交叉寻址。 存储器分配电路在可编程器件的正常，清零和复位操作模式期间将地址线保持在其所需的值。 存储器分配电路的行为由用于配置可编程器件的器件配置的一部分来设置。 存储器分配电路连接在存储单元的地址寄存器和用于访问多端口存储器件的行或列解码器之间。 存储器分配电路还可以对存储器地址的部分执行逐位反转操作。

公开(公告)号：US06912164B1

公开(公告)日：2005-06-28

申请号：US10646538

申请日：2003-08-22

申请人： Yan Chong ,  Chiakang Sung ,  Joseph Huang ,  Philip Pan ,  Johnson Tan

发明人： Yan Chong ,  Chiakang Sung ,  Joseph Huang ,  Philip Pan ,  Johnson Tan

IPC分类号： G11C7/00 ,  G11C7/20

CPC分类号： G11C7/20

摘要： Techniques for preloading data into memory blocks on a programmable circuit are provided. Memory blocks on the a programmable circuit each have dedicated circuitry that loads data into the memory block. The dedicated circuit also generates memory addresses used to load the data into the memory block. The dedicated circuitry associated with each memory block reduces demand on the routing resources. A user can preload data into the memory blocks prior to user mode. A user can also prevent data from being preloaded into one or more of the memory blocks prior to user mode. By allowing the user to program some or all of the memory blocks prior to user mode, the time needed to a program the memory blocks prior to user mode can be substantially reduced.

摘要翻译： 提供了将数据预加载到可编程电路上的存储器块中的技术。 可编程电路上的存储器块都具有将数据加载到存储器块中的专用电路。 专用电路还生成用于将数据加载到存储器块中的存储器地址。 与每个存储器块相关联的专用电路减少对路由资源的需求。 用户可以在用户模式之前将数据预加载到存储器块中。 用户还可以防止在用户模式之前将数据预加载到一个或多个存储器块中。 通过允许用户在用户模式之前对一些或全部存储器块进行编程，可以显着减少用户模式之前存储器块的程序所需的时间。

公开(公告)号：US20120146700A1

公开(公告)日：2012-06-14

申请号：US13324354

申请日：2011-12-13

申请人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Bonnie I. Wang

发明人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Bonnie I. Wang

IPC分类号： H03K5/06

CPC分类号： H03K19/017581 ,  H03K19/17744

摘要： Method and circuitry for implementing high speed multiple-data-rate interface architectures for programmable logic devices. The invention partitions I/O pins and their corresponding registers into independent multiple-data rate I/O modules each having at least one pin dedicated to the strobe signal DQS and others to DQ data signals. The modular architecture facilitates pin migration from one generation of PLDs to the next larger generation.

摘要翻译： 用于实现可编程逻辑器件的高速多数据速率接口架构的方法和电路。 本发明将I / O引脚及其对应的寄存器分为独立的多数据速率I / O模块，每个I / O引脚具有至少一个专用于选通信号DQS的引脚和其他引脚用于DQ数据信号。 模块化架构便于引脚从一代PLD迁移到下一代。

公开(公告)号：US07215143B1

公开(公告)日：2007-05-08

申请号：US11000472

申请日：2004-11-29

申请人： Jonathan Chung ,  In Whan Kim ,  Philip Pan ,  Chiakang Sung ,  Bonnie Wang ,  Xiaobao Wang ,  Yan Chong ,  Gopinath Rangan ,  Khai Nguyen ,  Tzung-Chin Chang ,  Joseph Huang

发明人： Jonathan Chung ,  In Whan Kim ,  Philip Pan ,  Chiakang Sung ,  Bonnie Wang ,  Xiaobao Wang ,  Yan Chong ,  Gopinath Rangan ,  Khai Nguyen ,  Tzung-Chin Chang ,  Joseph Huang

IPC分类号： H03K19/094 ,  H03K19/0948 ,  H03K17/00

CPC分类号： H03K19/018585

摘要： An input buffer circuit has a plurality of selectively enabled differential amplifier circuits, where each differential amplifier is configured for compatibility with a particular differential I/O standard and its corresponding input operating range. For example, the input buffer may have two differential amplifiers suitable for receiving LVDS differential input signals over a wide input operating range, and another differential amplifier suitable for receiving the PCML differential input signals. One or more control signals are provided to the input buffer, e.g., programmably, to selectively enable the required differential amplifier(s) for a given I/O standard.

摘要翻译： 输入缓冲器电路具有多个选择性启用的差分放大器电路，其中每个差分放大器被配置为与特定差分I / O标准及其对应的输入工作范围兼容。 例如，输入缓冲器可以具有适合于在宽输入工作范围内接收LVDS差分输入信号的两个差分放大器，以及适合于接收PCML差分输入信号的另一差分放大器。 一个或多个控制信号例如可编程地提供给输入缓冲器，以选择性地启用给定的I / O标准所需的差分放大器。

公开(公告)号：US07167023B1

公开(公告)日：2007-01-23

申请号：US11059299

申请日：2005-02-15

申请人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Bonnie I. Wang

发明人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Bonnie I. Wang

IPC分类号： H01L25/00 ,  H03K19/177

CPC分类号： H03K19/017581 ,  H03K19/17744

摘要： Method and circuitry for implementing high speed multiple-data-rate interface architectures for programmable logic devices. The invention partitions I/O pins and their corresponding registers into independent multiple-data rate I/O modules each having at least one pin dedicated to the strobe signal DQS and others to DQ data signals. The modular architecture facilitates pin migration from one generation of PLDs to the next larger generation.

摘要翻译： 用于实现可编程逻辑器件的高速多数据速率接口架构的方法和电路。 本发明将I / O引脚及其对应的寄存器分为独立的多数据速率I / O模块，每个I / O引脚具有至少一个专用于选通信号DQS的引脚和其他引脚用于DQ数据信号。 模块化架构便于引脚从一代PLD迁移到下一代。

公开(公告)号：US07002384B1

公开(公告)日：2006-02-21

申请号：US10759915

申请日：2004-01-16

申请人： Yan Chong ,  Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Tzung-chin Chang

发明人： Yan Chong ,  Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Tzung-chin Chang

IPC分类号： H03K5/13 ,  H03D3/24

CPC分类号： H03L7/0814 ,  H03L7/085 ,  H03L7/093

摘要： Phase comparators for use in loop circuits (i.e., DLL circuits and PLL circuits) are provided. The phase comparators include a phase detector for comparing a reference clock signal and a feedback signal derived from the loop circuit generated internal clock signal. The phase comparators also include a low-pass noise filter for filtering out erroneously detected phase differences between the reference clock signal and the feedback signal by requiring a certain net number of leading or lagging detections before the compensation circuitry of the loop circuit (i.e., the controlled delay line in a DLL circuit or the controlled oscillator in a PLL circuit) is adjusted. The number of net measurements required before these adjustments take place depends on a programmable bandwidth signal provided to the phase comparator.

摘要翻译： 提供了用于环路电路（即DLL电路和PLL电路）的相位比较器。 相位比较器包括用于比较参考时钟信号和从产生的环路电路生成的内部时钟信号导出的反馈信号的相位检测器。 相位比较器还包括低通噪声滤波器，用于通过在环路电路的补偿电路之前需要一定的净数量的前导或滞后检测来滤除参考时钟信号和反馈信号之间的错误检测的相位差（即， 调节DLL电路中的受控延迟线或PLL电路中的受控振荡器）。 在进行这些调整之前所需的净测量数取决于提供给相位比较器的可编程带宽信号。

公开(公告)号：US06806733B1

公开(公告)日：2004-10-19

申请号：US10038737

申请日：2002-01-02

申请人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Bonnie I. Wang

发明人： Philip Pan ,  Chiakang Sung ,  Joseph Huang ,  Yan Chong ,  Bonnie I. Wang

IPC分类号： H03K19177

CPC分类号： H03K19/1774 ,  H03K19/17744

摘要： Method and circuitry for implementing high speed multiple-data-rate interface architectures for programmable logic devices. The invention partitions I/O pins and their corresponding registers into independent multiple-data rate I/O modules each having at least one pin dedicated to the strobe signal DQS and others to DQ data signals. The modular architecture facilitates pin migration from one generation of PLDs to the next larger generation.

摘要翻译： 用于实现可编程逻辑器件的高速多数据速率接口架构的方法和电路。 本发明将I / O引脚及其对应的寄存器分为独立的多数据速率I / O模块，每个I / O引脚具有至少一个专用于选通信号DQS的引脚和其他引脚用于DQ数据信号。 模块化架构便于引脚从一代PLD迁移到下一代。

公开(公告)号：US06766505B1

公开(公告)日：2004-07-20

申请号：US10106675

申请日：2002-03-25

申请人： Gopi Rangan ,  Khai Nguyen ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Yan Chong ,  Philip Pan ,  Joseph Huang ,  Bonnie Wang

发明人： Gopi Rangan ,  Khai Nguyen ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Yan Chong ,  Philip Pan ,  Joseph Huang ,  Bonnie Wang

IPC分类号： G06F1750

CPC分类号： H03K19/17776 ,  G06F17/5054 ,  H03K19/17764 ,  Y02T10/82

摘要： Techniques and circuitry are used to more rapidly configuring programmable integrated circuits. Configuration data is input into a programmable integrated circuit in parallel via parallel inputs (705), and this data is also handled internally in parallel. The configuration data will be stored in a data register (722). This data register includes two or more serial register chains, each chain being made up of a serial chain of registers. The configuration data is input into the two of more chains of the data registers in parallel. Circuitry is also provided to handle redundancy.

摘要翻译： 技术和电路用于更快速地配置可编程集成电路。 配置数据通过并行输入（705）并行输入到可编程集成电路中，并且该数据也在内部并行处理。 配置数据将被存储在数据寄存器（722）中。 该数据寄存器包括两个或多个串行寄存器链，每个链由串行寄存器组成。 配置数据并行输入数据寄存器的两个链中。 还提供电路来处理冗余。

公开(公告)号：US08593195B1

公开(公告)日：2013-11-26

申请号：US13614526

申请日：2012-09-13

申请人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

发明人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

IPC分类号： H03H11/16

CPC分类号： H03L7/0812 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0805

摘要： A programmable memory interface circuit includes a programmable DLL delay chain, a phase offset control circuit and a programmable DQS delay chain. The DLL delay chain uses a set of serially connected delay cells, a programmable switch, a phase detector and a digital counter to generate a coarse phase shift control setting. The coarse phase shift control setting is then used to pre-compute a static residual phase shift control setting or generate a dynamic residual phase shift control setting, one of which is chosen by the phase offset control circuit to be added to or subtracted from the coarse phase shift control setting to generate a fine phase shift control setting. The coarse and fine phase shift control settings work in concert to generate a phase-delayed DQS signal that is center-aligned to its associated DQ signals.

摘要翻译： 可编程存储器接口电路包括可编程DLL延迟链，相位偏移控制电路和可编程DQS延迟链。 DLL延迟链使用一组串行连接的延迟单元，可编程开关，相位检测器和数字计数器来产生粗略的相移控制设置。 然后，粗略的相移控制设置用于预先计算静态残留相移控制设置或生成动态残留相移控制设置，其中一个由相位偏移控制电路选择以被加到或从粗略 相移控制设置，以产生精细的相移控制设置。 粗调和精细相移控制设置一致地产生相位延迟的DQS信号，其中心对准其相关联的DQ信号。