公开(公告)号：US6047366A

公开(公告)日：2000-04-04

申请号：US993803

申请日：1997-12-18

申请人： Kazuhiro Ohara ,  Hiroshi Miyaguchi ,  Yuji Yaguchi

发明人： Kazuhiro Ohara ,  Hiroshi Miyaguchi ,  Yuji Yaguchi

IPC分类号： G06F15/80 ,  G06F15/76

CPC分类号： G06F15/8015

摘要： A single-instruction multiple-data (SIMD) processor (10) that incorporates features for horizontal scaling of video data. The processor (10) has a data input register (11) that is operable to store input data word in sequential locations in the data input register (11) and transfer the input data words to an array of processing elements. The processor (10) also has an output data register (16) operable to receive data output words from the array of processing elements and to output said data output words from sequential locations of said output data array. An input skip signal input to the processor causes a sequential data write operation to skip a location of the input data register while an output skip signal to the processor causes a sequential data read operation to skip a location of the output data register.

摘要翻译： 单指令多数据（SIMD）处理器（10），其包含用于视频数据的水平缩放的特征。 处理器（10）具有数据输入寄存器（11），其可操作以将输入数据字存储在数据输入寄存器（11）中的顺序位置，并将输入数据字传送到处理元件阵列。 处理器（10）还具有输出数据寄存器（16），其可操作以从处理元件阵列接收数据输出字，并从所述输出数据阵列的顺序位置输出所述数据输出字。 输入到处理器的输入跳过信号导致顺序数据写入操作跳过输入数据寄存器的位置，而到处理器的输出跳过信号导致顺序数据读取操作跳过输出数据寄存器的位置。

公开(公告)号：US06353460B1

公开(公告)日：2002-03-05

申请号：US09162740

申请日：1998-09-29

申请人： Kenta Sokawa ,  Kazuki Ninomiya ,  Yoichiro Miki ,  Naoya Tokunaga ,  Masahiro Tani ,  Hiroshi Miyaguchi ,  Yuji Yaguchi ,  Tsuyoshi Akiyama

发明人： Kenta Sokawa ,  Kazuki Ninomiya ,  Yoichiro Miki ,  Naoya Tokunaga ,  Masahiro Tani ,  Hiroshi Miyaguchi ,  Yuji Yaguchi ,  Tsuyoshi Akiyama

IPC分类号： H04N327

CPC分类号： H04N7/0122 ,  H04N5/45 ,  H04N5/46 ,  H04N5/907 ,  H04N7/01 ,  H04N21/4316 ,  H04N21/440218 ,  H04N21/4622

摘要： The television receiver including a display device capable of displaying a video signal having a predetermined display former of this invention includes; a plurality of video signal sources; a selection circuit for selecting one of a plurality of video signals output from the plurality of video signal sources; and an image processor for converting a format of the video signal selected by the selection circuit into the predetermined display format, wherein a video signal output from the processor is supplied to the display device.

摘要翻译： 包括能够显示具有本发明的预定显示器的视频信号的显示装置的电视接收机包括： 多个视频信号源; 选择电路，用于选择从多个视频信号源输出的多个视频信号之一; 以及用于将由选择电路选择的视频信号的格式转换为预定显示格式的图像处理器，其中从处理器输出的视频信号被提供给显示装置。

公开(公告)号：US06453394B2

公开(公告)日：2002-09-17

申请号：US09165785

申请日：1998-10-02

申请人： Yoichiro Miki ,  Masahiro Tani ,  Kazuki Ninomiya ,  Naoya Tokunaga ,  Kenta Sokawa ,  Hiroshi Miyaguchi ,  Yuji Yaguchi ,  Tsuyoshi Akiyama ,  Kenya Adachi

发明人： Yoichiro Miki ,  Masahiro Tani ,  Kazuki Ninomiya ,  Naoya Tokunaga ,  Kenta Sokawa ,  Hiroshi Miyaguchi ,  Yuji Yaguchi ,  Tsuyoshi Akiyama ,  Kenya Adachi

IPC分类号： G06F1200

CPC分类号： G06F9/345 ,  G06F13/1673 ,  H04N19/423 ,  H04N19/61

摘要： A memory interface device of the present invention includes: an input buffer including a plurality of input areas; an output buffer including 8 plurality of output areas; and a control section for controlling the input buffer, the output buffer and a single port memory. The control section controls the input buffer and the single port memory so as to transfer a signal stored in one of the input areas of the input buffer to the single port memory while storing an input signal in another one of the input areas of the input buffer. The control section controls the output buffer and the single port memory so as to output as an output signal a signal stored in one of the output areas of the output buffer while transferring a signal stored in the single port memory to another one of the output areas of the output buffer.

摘要翻译： 本发明的存储器接口装置包括：输入缓冲器，包括多个输入区域; 包括8个多个输出区域的输出缓冲器; 以及用于控制输入缓冲器，输出缓冲器和单端口存储器的控制部分。 控制部分控制输入缓冲器和单端口存储器，以将存储在输入缓冲器的一个输入区域中的信号传送到单端口存储器，同时将输入信号存储在输入缓冲器的另一个输入区域中 。 控制部分控制输出缓冲器和单端口存储器，以将存储在单端口存储器中的信号传送到输出区域中的另一个输出端，从而作为输出信号输出存储在输出缓冲器的一个输出区域中的信号 的输出缓冲区。

公开(公告)号：US06732252B2

公开(公告)日：2004-05-04

申请号：US10195975

申请日：2002-07-16

申请人： Yoichiro Miki ,  Masahiro Tani ,  Kazuki Ninomiya ,  Naoya Tokunaga ,  Kenta Sokawa ,  Hiroshi Miyaguchi ,  Yuji Yaguchi ,  Tsuyoshi Akiyama ,  Kenya Adachi

发明人： Yoichiro Miki ,  Masahiro Tani ,  Kazuki Ninomiya ,  Naoya Tokunaga ,  Kenta Sokawa ,  Hiroshi Miyaguchi ,  Yuji Yaguchi ,  Tsuyoshi Akiyama ,  Kenya Adachi

IPC分类号： G06F1200

CPC分类号： G06F9/345 ,  G06F13/1673 ,  H04N19/423 ,  H04N19/61

摘要： A memory interface device of the present invention includes: an input buffer including a plurality of input areas; an output buffer including a plurality of output areas; and a control section for controlling the input buffer, the output buffer and a single port memory. The control section controls the input buffer and the single port memory so as to transfer a signal stored in one of the input areas of the input buffer to the single port memory while storing an input signal in another one of the input areas of the input buffer. The control section controls the output buffer and the single port memory so as to output as an output signal a signal stored in one of the output areas of the output buffer while transferring a signal stored in the single port memory to another one of the output areas of the output buffer.

摘要翻译： 本发明的存储器接口装置包括：输入缓冲器，包括多个输入区域; 包括多个输出区域的输出缓冲器; 以及用于控制输入缓冲器，输出缓冲器和单端口存储器的控制部分。 控制部分控制输入缓冲器和单端口存储器，以将存储在输入缓冲器的一个输入区域中的信号传送到单端口存储器，同时将输入信号存储在输入缓冲器的另一个输入区域中 。 控制部分控制输出缓冲器和单端口存储器，以将存储在单端口存储器中的信号传送到输出区域中的另一个输出端，从而作为输出信号输出存储在输出缓冲器的一个输出区域中的信号 的输出缓冲区。

公开(公告)号：US5694588A

公开(公告)日：1997-12-02

申请号：US403541

申请日：1995-03-14

申请人： Kazuhiro Ohara ,  Hiroshi Miyaguchi

发明人： Kazuhiro Ohara ,  Hiroshi Miyaguchi

IPC分类号： G06F9/38 ,  G06F15/80 ,  G06F13/00

CPC分类号： G06F15/8015 ,  G06F9/3824 ,  G06F9/3869

摘要： A synchronous vector processor (SVP) device (102) has a plurality of processing elements (150) which are comprised of an RF1 register (166), an ALU (164) and an RF0 (158). The processing elements are operable to be disposed between the data input register DIR (154) and the data output register (DOR) (168) to process data therebetween. Data is received in DIR (154), transferred to the processing elements (150), processed and then output to the DOR (168). A fast response clock operates the DIR (154) such that the jitter on the input signal is tracked. The Read clock on the DOR (168) is a stable clock. Data transferred between the DIR (154) and the DOR (168) is buffered in an elastic buffer to provide a time based compensation (TBC). To facilitate this, a buffer is implemented in either the RF1 (168) or the RF0 (158). A dual global rotation pointer is provided to generate two pointers that are asynchronous. The first pointer allows data to be transferred to the buffered area from/to the ALU (164) and the second pointer allows data to be transferred to the DOR (168) from the RF0 (158) or from a DIR (154) to the RF1 (166). A hardware interrupt is provided to perform this asynchronous transfer.

摘要翻译： 同步向量处理器（SVP）装置（102）具有由RF1寄存器（166），ALU（164）和RF0（158）组成的多个处理元件（150）。 处理元件可操作地设置在数据输入寄存器DIR（154）和数据输出寄存器（DOR）（168）之间，以处理它们之间的数据。 在DIR（154）中接收数据，传送到处理元件（150），进行处理，然后输出到DOR（168）。 快速响应时钟操作DIR（154），使得跟踪输入信号上的抖动。 DOR（168）上的读时钟是稳定的时钟。 在DIR（154）和DOR（168）之间传送的数据被缓冲在弹性缓冲器中以提供基于时间的补偿（TBC）。 为了便于此，在RF1（168）或RF0（158）中实现缓冲器。 提供双全局旋转指针以生成两个异步的指针。 第一指针允许将数据从ALU（164）传送到缓冲区域，并且第二指针允许将数据从RF0（158）或DIR（154）传送到DOR（168） RF1（166）。 提供硬件中断来执行此异步传输。

公开(公告)号：US5210836A

公开(公告)日：1993-05-11

申请号：US421500

申请日：1989-10-13

申请人： Jim Childers ,  Peter Reinecke ,  Moo-Taek Chung ,  Hiroshi Miyaguchi

发明人： Jim Childers ,  Peter Reinecke ,  Moo-Taek Chung ,  Hiroshi Miyaguchi

IPC分类号： F02B75/02 ,  G06F15/80 ,  G06T1/20

CPC分类号： G06T1/20 ,  G06F15/8007 ,  F02B2075/027

摘要： A synchronous vector processor (SVP) device having a plurality of one-bit processor elements organized in a linear array. The processor elements are all controlled in common by a sequencer, a state machine or a control circuit (controller) to enable operation as a parallel processing device. Each processor element includes a set of input registers, two sets of register files, a set of working registers, an arithmetic logic unit including a one-bit full adder/subtractor, and a set of output registers. In video applications each processor element operates on one pixel of a horizontal scan line and is capable of real-time digital processing of video signals. In video applications a data input control circuit including a master controller circuit, a vertical timing generator circuit, a constant generator circuit, a horizontal timing generator circuit and an instruction generator circuit is provided.

摘要翻译： 具有以线性阵列组织的多个一位处理器元件的同步矢量处理器（SVP）装置。 处理器元件都由序列发生器，状态机或控制电路（控制器）共同控制，以使得能够作为并行处理装置进行操作。 每个处理器元件包括一组输入寄存器，两组寄存器文件，一组工作寄存器，包括一位全加器/减法器的算术逻辑单元和一组输出寄存器。 在视频应用中，每个处理器元件在水平扫描线的一个像素上操作，并且能够对视频信号进行实时数字处理。 在视频应用中，提供了包括主控制器电路，垂直定时发生器电路，恒定发电机电路，水平定时发生器电路和指令发生器电路的数据输入控制电路。

公开(公告)号：US5600582A

公开(公告)日：1997-02-04

申请号：US222775

申请日：1994-04-05

申请人： Hiroshi Miyaguchi

发明人： Hiroshi Miyaguchi

IPC分类号： G06F15/80 ,  G06F17/17 ,  H03H17/06 ,  G06F15/31

CPC分类号： H03H17/0664 ,  G06F15/8092 ,  G06F17/175

摘要： A synchronous vector processor (SVP) (30) is provided to realize a horizontal decimation filter by processing in input value through a plurality of parallel processing elements (40). A plurality of input pixel values (80) representing a horizontal line of information in a video display are input to a data input register (DIR) (31) of the SVP (30). Each of the processing elements (40) is associated with a filter output and is operable to perform all calculations necessary to realize a multi-tap filter structure for the associated output. This is achieved by first increasing the frequency of the input signal by inserting zeros therein and then performing a number of multiplications and additions to generate an output value for that processing element, this realizing an interpolation FIR filter algorithm. The finite impulse response (FIR) filter algorithm is defined by predetermined filter coefficients stored in a constant generator (71d). Each of the processing elements are utilized to multiply a plurality of near-neighbor input values with FIR filter coefficients that are obtained from a constant generator (71d). The resulting sum for each of the processing elements is then input to the a data output register (DOR) (16) as the filter output. The output of the SVP (30) is then input to line memory (90) that is operable to decimate the output of select ones of the processing elements of the SVP (30). This rearranges the outputs to decrease the number of output pixels for each line relative to the number of input pixels for each line.

摘要翻译： 提供同步向量处理器（SVP）（30）以通过多个并行处理元件（40）处理输入值来实现水平抽取滤波器。 表示视频显示中的水平线信息的多个输入像素值（80）被输入到SVP（30）的数据输入寄存器（DIR）（31）。 每个处理元件（40）与滤波器输出相关联，并且可操作以执行为相关输出实现多抽头滤波器结构所必需的所有计算。 这通过首先通过在其中插入零来增加输入信号的频率，然后执行多个乘法和加法来产生该处理元件的输出值，这实现了一种插值FIR滤波算法来实现。 有限脉冲响应（FIR）滤波算法由存储在常数发生器（71d）中的预定滤波器系数定义。 每个处理元件用于将多个近邻输入值与从常数发生器（71d）获得的FIR滤波器系数相乘。 然后将每个处理元件的结果和作为滤波器输出输入到数据输出寄存器（DOR）（16）。 然后，SVP（30）的输出被输入到行存储器（90），该存储器可操作以抽取SVP（30）的选择的处理元件的输出。 这将重新排列输出，以减少每一行相对于每行输入像素数的输出像素数。

公开(公告)号：US5408673A

公开(公告)日：1995-04-18

申请号：US35519

申请日：1993-03-22

申请人： Jim Childers ,  Hiroshi Miyaguchi

发明人： Jim Childers ,  Hiroshi Miyaguchi

IPC分类号： F02B75/02 ,  G06F15/80 ,  G06F15/16 ,  G06F15/06

CPC分类号： G06F15/8092 ,  G06F15/8015 ,  F02B2075/027

摘要： A data processing apparatus includes a dual port data input register, first and second sequential ring counters, first and second register files, first and second data transfer circuits, a dual port data output register and N single bit processing elements. The dual port data input register has an M bit wide input port and an N bit wide output port. The first sequential ring counter cyclically selects one column of the data input register for input. The first data transfer circuit has a plurality of input segments, which are subsets of consecutive columns of the data input register. The first data transfer circuit transfers data from a selected row of the data input register to a selected row of the first register file for all columns of each input segment in a repetitive sequence of consecutive input segments in synchronism with said first sequential ring counter. The dual port data output register, the second register file, the second sequential ring counter and the second data transfer circuit are similarly organized to output data. Each of the N single bit processing elements is connected to a predetermined column of the first and second register files and capable of data processing operations under program control including data transfer to and from selected rows of said predetermined column of said first and second register files.

摘要翻译： 数据处理装置包括双端口数据输入寄存器，第一和第二顺序环形计数器，第一和第二寄存器文件，第一和第二数据传输电路，双端口数据输出寄存器和N个单个位处理元件。 双端口数据输入寄存器具有M位宽的输入端口和N位宽的输出端口。 第一个顺序环形计数器循环选择数据输入寄存器的一列进行输入。 第一数据传送电路具有多个输入段，它们是数据输入寄存器的连续列的子集。 第一数据传送电路与所述第一顺序环形计数器同步地将数据从数据输入寄存器的所选行传送到连续输入段的重复序列中的每个输入段的所有列的选定行。 类似地，将双端口数据输出寄存器，第二寄存器文件，第二顺序环形计数器和第二数据传送电路组织成输出数据。 N个单位处理单元中的每一个连接到第一和第二寄存器堆的预定列，并且能够进行程序控制下的数据处理操作，包括从所述第一和第二寄存器堆的所述预定列的选定行的数据传送。

公开(公告)号：US5210705A

公开(公告)日：1993-05-11

申请号：US887414

申请日：1992-05-20

申请人： Gerard Chauvel ,  Hiroshi Miyaguchi ,  Jimmie D. Childers

发明人： Gerard Chauvel ,  Hiroshi Miyaguchi ,  Jimmie D. Childers

IPC分类号： G06T1/20 ,  H03H17/06 ,  H04N5/14 ,  H04N5/44

CPC分类号： G06T1/20 ,  H03H17/06 ,  H04N7/012 ,  H04N7/0132 ,  H04N5/14 ,  Y10S348/914

摘要： A single-instruction multiple-data processor (10) has an input layer especially designed for high data input and output rates. The processor (10) has a number of processing elements (20), each corresponding to incoming data samples. The processing elements (20) are interleaved so that a set of samples can be input in parallel. The processor (10) is programmable, which makes it especially useful for digital filtering. Near-neighbor communications (41) among processing elements (20) realize the delays required for horizontal filtering.

摘要翻译： 单指令多数据处理器（10）具有专为高数据输入和输出速率设计的输入层。 处理器（10）具有多个处理元件（20），每个对应于输入的数据样本。 处理元件（20）被交织，使得可以并行地输入一组样本。 处理器（10）是可编程的，这使得它对于数字滤波特别有用。 处理元件（20）中的近邻通信（41）实现了水平滤波所需的延迟。

公开(公告)号：US06393564B1

公开(公告)日：2002-05-21

申请号：US09163257

申请日：1998-09-29

申请人： Tomohiko Kanemitsu ,  Naoya Tokunaga ,  Kenta Sokawa ,  Hiroshi Miyaguchi

发明人： Tomohiko Kanemitsu ,  Naoya Tokunaga ,  Kenta Sokawa ,  Hiroshi Miyaguchi

IPC分类号： G06F124

CPC分类号： H04L9/0877 ,  H04L2209/08

摘要： The decrypting device of this invention includes: a decrypting key generation circuit for generating a decrypting key based on first decrypting key information and second decrypting key information; and a decrypting circuit for decrypting encrypted information using the decrypting key, wherein the first decrypting key information is input from outside the decrypting device, and the second decrypting key information is stored inside the decrypting device.

摘要翻译： 本发明的解密装置包括：解密密钥生成电路，用于基于第一解密密钥信息和第二解密密钥信息生成解密密钥; 以及解密电路，用于使用解密密钥对加密信息进行解密，其中，从解密装置外部输入第一解密密钥信息，第二解密密钥信息存储在解密装置内。