公开(公告)号：US20100138608A1

公开(公告)日：2010-06-03

申请号：US12317959

申请日：2008-12-31

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

IPC分类号： G06F12/00

CPC分类号： G06F12/0806 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除对应于所记录的指令 - 高速缓存方式的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US08782374B2

公开(公告)日：2014-07-15

申请号：US12326882

申请日：2008-12-02

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F12/10

CPC分类号： G06F12/1027 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/652 ,  Y02D10/13

摘要： Methods and apparatus for inclusion of TLB (translation look-aside buffer) in processor micro-op caches are disclosed. Some embodiments for inclusion of TLB entries have micro-op cache inclusion fields, which are set responsive to accessing the TLB entry. Inclusion logic may the flush the micro-op cache or portions of the micro-op cache and clear corresponding inclusion fields responsive to a replacement or invalidation of a TLB entry whenever its associated inclusion field had been set. Front-end processor state may also be cleared and instructions refetched when replacement resulted from a TLB miss.

摘要翻译： 公开了在处理器微操作高速缓存中包含TLB（翻译后备缓冲器）的方法和装置。 包含TLB条目的一些实施例具有响应于访问TLB条目设置的微操作高速缓存包含字段。 包含逻辑可以刷新微操作高速缓存或微操作高速缓存的部分，并且每当其相关联的包含字段被设置时响应于TLB条目的替换或无效而清除相应的包含字段。 前端处理器状态也可以被清除，并且在由TLB未命中引起替换时，指令被重新指定。

公开(公告)号：US20100138610A1

公开(公告)日：2010-06-03

申请号：US12326882

申请日：2008-12-02

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

IPC分类号： G06F12/00

CPC分类号： G06F12/1027 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/652 ,  Y02D10/13

摘要： Methods and apparatus for inclusion of TLB (translation look-aside buffer) in processor micro-op caches are disclosed. Some embodiments for inclusion of TLB entries have micro-op cache inclusion fields, which are set responsive to accessing the TLB entry. Inclusion logic may the flush the micro-op cache or portions of the micro-op cache and clear corresponding inclusion fields responsive to a replacement or invalidation of a TLB entry whenever its associated inclusion field had been set. Front-end processor state may also be cleared and instructions refetched when replacement resulted from a TLB miss.

摘要翻译： 公开了在处理器微操作高速缓存中包含TLB（翻译后备缓冲器）的方法和装置。 包含TLB条目的一些实施例具有响应于访问TLB条目设置的微操作高速缓存包含字段。 包含逻辑可以刷新微操作高速缓存或微操作高速缓存的部分，并且每当其相关联的包含字段被设置时响应于TLB条目的替换或无效而清除相应的包含字段。 前端处理器状态也可以被清除，并且在由TLB未命中引起替换时，指令被重新指定。

公开(公告)号：US08127085B2

公开(公告)日：2012-02-28

申请号：US12317959

申请日：2008-12-31

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

IPC分类号： G06F12/06

CPC分类号： G06F12/0806 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除与记录的指令 - 高速缓存方式对应的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US08433850B2

公开(公告)日：2013-04-30

申请号：US12326885

申请日：2008-12-02

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Ilhyun Kim ,  Lior Libis ,  Ron Gabor ,  Oded Lempel

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Ilhyun Kim ,  Lior Libis ,  Ron Gabor ,  Oded Lempel

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除对应于所记录的指令 - 高速缓存方式的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US20090249036A1

公开(公告)日：2009-10-01

申请号：US12060239

申请日：2008-03-31

申请人： Lihu Rappoport ,  Robert Valentine ,  Stephan Jourdan ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

发明人： Lihu Rappoport ,  Robert Valentine ,  Stephan Jourdan ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

IPC分类号： G06F9/30

CPC分类号： G06F9/3017 ,  G06F1/3203 ,  G06F1/3246 ,  G06F1/3287 ,  G06F9/30145 ,  G06F9/3802 ,  G06F9/382 ,  Y02D10/171

摘要： Methods and apparatus for using micro-op caches in processors are disclosed. A tag match for an instruction pointer retrieves a set of micro-op cache line access tuples having matching tags. The set is stored in a match queue. Line access tuples from the match queue are used to access cache lines in a micro-op cache data array to supply a micro-op queue. On a micro-op cache miss, a macroinstruction translation engine (MITE) decodes macroinstructions to supply the micro-op queue. Instruction pointers are stored in a miss queue for fetching macroinstructions from the MITE. The MITE may be disabled to conserve power when the miss queue is empty-likewise for the micro-op cache data array when the match queue is empty. Synchronization flags in the last micro-op from the micro-op cache on a subsequent micro-op cache miss indicate where micro-ops from the MITE merge with micro-ops from the micro-op cache.

摘要翻译： 公开了在处理器中使用微操作高速缓存的方法和装置。 指令指针的标签匹配检索一组具有匹配标签的微操作高速缓存行访问元组。 该集合存储在匹配队列中。 来自匹配队列的线路访问元组用于访问微操作高速缓存数据阵列中的高速缓存行以提供微操作队列。 在微操作缓存未命中时，宏指令转换引擎（MITE）解码宏指令以提供微操作队列。 指令指针存储在从MITE获取宏指令的小队列中。 当缺席队列为空时，MITE可能会被禁用以节省电力，而当匹配队列为空时，也可以为微操作高速缓存数据阵列。 随后微操作高速缓存未命中的微操作高速缓存中的最后一个微操作中的同步标志指示来自MITE的微操作与微操作高速缓存的微操作合并。

公开(公告)号：US08103831B2

公开(公告)日：2012-01-24

申请号：US12060239

申请日：2008-03-31

申请人： Lihu Rappoport ,  Bob Valentine ,  Stephan Jourdan ,  Yoav Almog ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

发明人： Lihu Rappoport ,  Bob Valentine ,  Stephan Jourdan ,  Yoav Almog ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

IPC分类号： G06F12/00

CPC分类号： G06F9/3017 ,  G06F1/3203 ,  G06F1/3246 ,  G06F1/3287 ,  G06F9/30145 ,  G06F9/3802 ,  G06F9/382 ,  Y02D10/171

摘要： Methods and apparatus for using micro-op caches in processors are disclosed. A tag match for an instruction pointer retrieves a set of micro-op cache line access tuples having matching tags. The set is stored in a match queue. Line access tuples from the match queue are used to access cache lines in a micro-op cache data array to supply a micro-op queue. On a micro-op cache miss, a macroinstruction translation engine (MITE) decodes macroinstructions to supply the micro-op queue. Instruction pointers are stored in a miss queue for fetching macroinstructions from the MITE. The MITE may be disabled to conserve power when the miss queue is empty-likewise for the micro-op cache data array when the match queue is empty. Synchronization flags in the last micro-op from the micro-op cache on a subsequent micro-op cache miss indicate where micro-ops from the MITE merge with micro-ops from the micro-op cache.

摘要翻译： 公开了在处理器中使用微操作高速缓存的方法和装置。 指令指针的标签匹配检索一组具有匹配标签的微操作高速缓存行访问元组。 该集合存储在匹配队列中。 来自匹配队列的线路访问元组用于访问微操作高速缓存数据阵列中的高速缓存行以提供微操作队列。 在微操作缓存未命中时，宏指令转换引擎（MITE）解码宏指令以提供微操作队列。 指令指针存储在从MITE获取宏指令的小队列中。 当缺席队列为空时，MITE可能会被禁用以节省电力，而当匹配队列为空时，也可以为微操作高速缓存数据阵列。 随后微操作高速缓存未命中的微操作高速缓存中的最后一个微操作中的同步标志指示来自MITE的微操作与微操作高速缓存的微操作合并。

公开(公告)号：US20100115248A1

公开(公告)日：2010-05-06

申请号：US12290395

申请日：2008-10-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20170003965A1

公开(公告)日：2017-01-05

申请号：US15143520

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F12/0875

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20160246600A1

公开(公告)日：2016-08-25

申请号：US15143522

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F13/40 ,  G06F12/08

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。