公开(公告)号：US20070196748A1

公开(公告)日：2007-08-23

申请号：US11356027

申请日：2006-02-17

申请人： Marie Angelopoulos ,  Katherina Babich ,  Sean Burns ,  Richard Conti ,  Allen Gabor ,  Scott Halle ,  Arpan Mahorowala ,  Dirk Pfeiffer

发明人： Marie Angelopoulos ,  Katherina Babich ,  Sean Burns ,  Richard Conti ,  Allen Gabor ,  Scott Halle ,  Arpan Mahorowala ,  Dirk Pfeiffer

IPC分类号： G03G13/00

CPC分类号： G03F7/091 ,  Y10S438/952

摘要： A lithographic structure consisting essentially of: an organic antireflective material disposed on a substrate; a vapor-deposited RCHX material, wherein R is one or more elements selected from the group consisting of Si, Ge, B, Sn, Fe and Ti, and wherein X is not present or is one or more elements selected from the group consisting of O, N, S and F; and a photoresist material disposed on the RCHX material. The invention is also directed to methods of making the lithographic structure, and using the structure to pattern a substrate.

摘要翻译： 一种光刻结构，主要由以下部分组成：设置在基板上的有机抗反射材料; 气相沉积的RCHX材料，其中R是选自Si，Ge，B，Sn，Fe和Ti中的一种或多种元素，并且其中X不存在或者是选自以下的一种或多种元素： O，N，S和F; 以及设置在RCHX材料上的光致抗蚀剂材料。 本发明还涉及制造光刻结构的方法，并且使用该结构来图案化衬底。

公开(公告)号：US20070015082A1

公开(公告)日：2007-01-18

申请号：US11180787

申请日：2005-07-14

申请人： Marie Angelopoulos ,  Katherina Babich ,  Sean Burns ,  Allen Gabor ,  Scott Halle ,  Arpan Mahorowala ,  Dirk Pfeiffer

发明人： Marie Angelopoulos ,  Katherina Babich ,  Sean Burns ,  Allen Gabor ,  Scott Halle ,  Arpan Mahorowala ,  Dirk Pfeiffer

IPC分类号： G03F7/26 ,  G03C5/00

CPC分类号： G03F7/091 ,  G03F7/0757 ,  Y10T428/24942 ,  Y10T428/31663

摘要： A lithographic structure comprising: an organic antireflective material disposed on a substrate; and a silicon antireflective material disposed on the organic antireflective material. The silicon antireflective material comprises a crosslinked polymer with a SiOx backbone, a chromophore, and a transparent organic group that is substantially transparent to 193 nm or 157 nm radiation. In combination, the organic antireflective material and the silicon antireflective material provide an antireflective material suitable for deep ultraviolet lithography. The invention is also directed to a process of making the lithographic structure.

摘要翻译： 一种光刻结构，包括：设置在基板上的有机抗反射材料; 以及设置在有机抗反射材料上的硅抗反射材料。 硅抗反射材料包括具有SiO 2主链的交联聚合物，发色团和对193nm或157nm辐射基本透明的透明有机基团。 组合地，有机抗反射材料和硅抗反射材料提供适用于深紫外光刻的抗反射材料。 本发明还涉及制备光刻结构的方法。

公开(公告)号：US20050098091A1

公开(公告)日：2005-05-12

申请号：US10705577

申请日：2003-11-10

申请人： Katherina Babich ,  Scott Halle ,  David Horak ,  Arpan Mahorowala ,  Wesley Natzle ,  Dirk Pfeiffer ,  Hongwen Yan

发明人： Katherina Babich ,  Scott Halle ,  David Horak ,  Arpan Mahorowala ,  Wesley Natzle ,  Dirk Pfeiffer ,  Hongwen Yan

IPC分类号： C30B1/00 ,  C30B3/00 ,  C30B5/00 ,  C30B28/02 ,  H01L21/027 ,  H01L21/311 ,  H01L21/3213

CPC分类号： H01L21/0275 ,  H01L21/31144 ,  H01L21/32139 ,  Y10T428/24843

摘要： Methods for generating a nanostructure and for enhancing etch selectivity, and a nanostructure are disclosed. The invention implements a tunable etch-resistant anti-reflective (TERA) material integration scheme which gives high etch selectivity for both etching pattern transfer through the TERA layer (used as an ARC and/or hardmask) with etch selectivity to the patterned photoresist, and etching to pattern transfer through a dielectric layer of nitride. This is accomplished by oxidizing a TERA layer after etching pattern transfer through the TERA layer to form an oxidized TERA layer having chemical properties similar to oxide. The methods provide all of the advantages of the TERA material and allows for high etch selectivity (approximately 5-10:1) for etching to pattern transfer through nitride. In addition, the methodology reduces LER and allows for trimming despite reduced photoresist thickness.

摘要翻译： 公开了产生纳米结构和提高蚀刻选择性的方法，以及纳米结构。 本发明实现了可调谐抗蚀抗反射（TERA）材料集成方案，其对蚀刻图案转移通过TERA层（用作ARC和/或硬掩模）提供了高蚀刻选择性，具有对图案化光致抗蚀剂的蚀刻选择性，以及 蚀刻到通过氮化物的介电层的图案转移。 这是通过在通过TERA层蚀刻图案转移之后氧化TERA层来实现的，以形成具有与氧化物相似的化学性质的氧化TERA层。 这些方法提供了TERA材料的所有优点，并且允许高蚀刻选择性（约5-10:1）蚀刻到通过氮化物的图案转移。 此外，该方法减少LER，并允许尽管减少光致抗蚀剂厚度的修剪。

公开(公告)号：US20050245094A1

公开(公告)日：2005-11-03

申请号：US10709406

申请日：2004-05-03

申请人： Colin Brodsky ,  Scott Bukofsky ,  Dario Goldfarb ,  Scott Halle

发明人： Colin Brodsky ,  Scott Bukofsky ,  Dario Goldfarb ,  Scott Halle

IPC分类号： G03F7/09 ,  H01L21/027 ,  H01L21/311 ,  H01L21/312 ,  H01L21/469

CPC分类号： G03F7/091 ,  H01L21/0276 ,  H01L21/31127 ,  H01L21/31133 ,  H01L21/31138 ,  H01L21/312

摘要： A method is provided for preparing a substrate for photolithographic patterning. The method includes providing a substrate having at least an exposed rough surface layer including a polymeric material. The rough surface layer has surface features characterized by feature step height varying between about two percent and twenty percent of the minimum photolithographic half-pitch. A layer of photoresist material is then provided over the exposed rough surface layer and patterned.

摘要翻译： 提供了一种制备用于光刻图案的衬底的方法。 该方法包括提供具有至少暴露的包含聚合材料的粗糙表面层的基底。 粗糙表面层具有表征特征，其特征在于最小光刻半间距的约百分之二到百分之二的特征步长。 然后在暴露的粗糙表面层上提供一层光致抗蚀剂材料并图案化。

公开(公告)号：US06210995B1

公开(公告)日：2001-04-03

申请号：US09393096

申请日：1999-09-09

申请人： Axel C. Brintzinger ,  Jeffrey Gambino ,  Thomas Rupp ,  Scott Halle

发明人： Axel C. Brintzinger ,  Jeffrey Gambino ,  Thomas Rupp ,  Scott Halle

IPC分类号： H01L2182

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： In order to form a cavity for a fusible link in a semiconductor device, an etchable material is applied over and around a portion of the fusible link and the etchable material is coated with a protection layer. The access abutting the etchable material is formed through the protection layer. After the removal of the etchable material, the access is partially filled with a refilling material to thereby form the cavity.

摘要翻译： 为了在半导体器件中形成用于可熔连接件的空腔，可蚀刻材料施加在可熔连接件的一部分上和周围，并且可蚀刻材料被涂覆有保护层。 通过保护层形成邻接可蚀刻材料的通路。 在去除可蚀刻材料之后，进入部分地填充有填充材料，从而形成空腔。

公开(公告)号：US5915183A

公开(公告)日：1999-06-22

申请号：US105654

申请日：1998-06-26

申请人： Jeffrey P. Gambino ,  Scott Halle ,  Jack A. Mandelman ,  Jeremy K. Stephens

发明人： Jeffrey P. Gambino ,  Scott Halle ,  Jack A. Mandelman ,  Jeremy K. Stephens

IPC分类号： H01L21/28 ,  H01L21/321 ,  H01L21/336 ,  H01L21/768 ,  H01L29/417

CPC分类号： H01L29/66583 ,  H01L21/28123 ,  H01L21/3212 ,  H01L21/76895 ,  H01L29/41775 ,  H01L29/41783 ,  H01L29/665

摘要： A process for forming raised source/drain junctions using CMP (Chemical Mechanical Polishing) combined with a recess etch of blanket polysilicon. The raised source/drains are defined by gate conductors and by raised STI (Shallow Trench Isolation) which also reduces leakage current through the devices and improves the threshold voltage control. The process uses a salicide gate conductor, and uses conventional polysilicon deposition, CMP, and recess steps to form the raised source/drain junctions, such that it is readily implemented in commercially feasible manufacturing processes.

摘要翻译： 使用CMP（化学机械抛光）与毯式多晶硅的凹陷蚀刻结合形成凸起的源极/漏极结的工艺。 凸起的源极/漏极由栅极导体和凸起的STI（浅沟槽隔离）限定，这也减少了通过器件的泄漏电流并改善了阈值电压控制。 该方法使用硅化物栅极导体，并且使用常规的多晶硅沉积，CMP和凹陷步骤来形成升高的源极/漏极结，使得其在商业上可行的制造工艺中容易地实现。

公开(公告)号：US06197632B1

公开(公告)日：2001-03-06

申请号：US09440776

申请日：1999-11-16

申请人： Gary B. Bronner ,  Rama Divakaruni ,  Scott Halle ,  Dale W. Martin ,  Rajesh Rengarajan ,  Mary E. Weybright

发明人： Gary B. Bronner ,  Rama Divakaruni ,  Scott Halle ,  Dale W. Martin ,  Rajesh Rengarajan ,  Mary E. Weybright

IPC分类号： H01L218242

CPC分类号： H01L27/10894 ,  H01L27/10873 ,  H01L29/6659

摘要： This invention relates to integrated circuit product and processes. More particularly, the invention relates to high performance Dynamic Random Access Memory (DRAM) chips and processes for making such chips. An IC fabrication is provided, according to an aspect of the invention, including a silicon wafer, a DRAM array fabrication disposed on said silicon wafer having a first multitude of gate sidewall oxides, and a logic support device fabrication disposed on said wafer adjacent said DRAM array fabrication and having a second multitude of gate sidewall oxides, said first multitude of gate sidewall oxides being substantially thicker than said second multitude of gate sidewall oxides. Methods of making IC fabrications according to the invention are also provided.

摘要翻译： 本发明涉及集成电路产品和工艺。 更具体地，本发明涉及高性能动态随机存取存储器（DRAM）芯片和用于制造这种芯片的过程。 提供根据本发明的一个方面的IC制造，包括硅晶片，设置在具有第一多个栅极侧壁氧化物的所述硅晶片上的DRAM阵列制造，以及设置在与所述DRAM相邻的所述晶片上的逻辑支持器件制造 阵列制造并具有第二多个栅极侧壁氧化物，所述第一多个栅极侧壁氧化物基本上比所述第二多个栅极侧壁氧化物厚。 还提供了制造根据本发明的IC制造的方法。

公开(公告)号：US06444531B1

公开(公告)日：2002-09-03

申请号：US09645424

申请日：2000-08-24

申请人： Thomas S. Rupp ,  Scott Halle

发明人： Thomas S. Rupp ,  Scott Halle

IPC分类号： H01L21336

CPC分类号： H01L29/6653 ,  H01L21/823468 ,  H01L29/6659

摘要： The present provides a method for tailoring silicon dioxide source and drain implants and, if desired, extension implants of different devices used on a semiconductor wafer in order to realize shallow junctions and minimize the region of overlap between the gate and source and drain regions and any extension implants. The method includes the steps of applying a mask over a first gate structure positioned on a semiconductor substrate, depositing a layer of a spacer material over the surface of the first gate structure and a second gate structure adjacent to the first gate structure, etching the spacer material so that a portion of the spacer material remains on the second gate sidewalls and a sidewall of the block out mask, implanting ions into the semiconductor substrate into a region defined between the spacer material on the block out mask and the second gate to form a source or drain region, and removing the spacer material and block out mask. If desired, a second etch can be performed on the spacer material to reduce spacer thickness, and second ions can be implanted into the semiconductor substrate into an implant region defined between the spacer material remaining after the second etch.

摘要翻译： 本发明提供了一种用于定制二氧化硅源和漏极注入的方法，并且如果需要，在半导体晶片上使用不同器件的延伸注入，以实现浅结并且使栅极和源极和漏极区之间的重叠区域最小化，以及任何 延长种植体。 该方法包括以下步骤：在位于半导体衬底上的第一栅极结构上施加掩模，在第一栅极结构的表面上沉积间隔材料层，以及邻近第一栅极结构的第二栅极结构，蚀刻间隔物 材料，使得间隔物材料的一部分保留在第二栅极侧壁和阻挡掩模的侧壁上，将离子注入到半导体衬底中，形成限定在阻挡物掩模掩模上的间隔物材料和第二栅极之间的区域，以形成 源极或漏极区域，并且去除间隔物材料并阻挡掩模。 如果需要，可以对间隔物材料执行第二蚀刻以减少间隔物厚度，并且可以将第二离子注入到半导体衬底中的限定在第二蚀刻之后残留的间隔物材料之间的注入区域中。

公开(公告)号：US06204140B1

公开(公告)日：2001-03-20

申请号：US09275337

申请日：1999-03-24

申请人： Ulrike Gruening ,  Jochen Beintner ,  Scott Halle ,  Jack A. Mandelman ,  Carl J. Radens ,  Juergen Wittmann ,  Jeffrey J. Welser

发明人： Ulrike Gruening ,  Jochen Beintner ,  Scott Halle ,  Jack A. Mandelman ,  Carl J. Radens ,  Juergen Wittmann ,  Jeffrey J. Welser

IPC分类号： H01L218242

CPC分类号： H01L27/10864 ,  H01L27/10861

摘要： A method includes forming a trench capacitor in a semiconductor body. A recess is formed in the upper portion of the capacitor with such recess having sidewalls in the semiconductor body. A first material is deposited over the sidewalls and over a bottom of the recess. A second material is deposited over the first material. A mask is provided over the second material. The mask has: a masking region to cover one portion of said recess bottom; and a window over a portion of said recess sidewall and another portion of said recess bottom to expose underlying portions of the second material. Portions of the exposed underlying portions of the second material are selectively removing while leaving substantially un-etched exposed underlying portions of the first material. The exposed portions of the first material and underlying portions of the semiconductor body are selectively removed. An isolation region is formed in the removed portions of the semiconductor body. The mask is provided over the second material with a masking region covering one portion of said recess sidewall and one portion of said recess bottom and with a window disposed over an opposite portion of said recess sidewall and an opposite portion of said recess bottom to expose underlying portions of the second material. Etching is provided into the exposed underlying portions of the semiconductor body to form a shallow trench in the semiconductor body. An insulating material is formed in the shallow trench to form a shallow trench isolation region. With such method, greater mask misalignment tolerances are permissible.

摘要翻译： 一种方法包括在半导体本体中形成沟槽电容器。 在电容器的上部形成凹部，该凹槽在半导体本体中具有侧壁。 第一材料沉积在凹槽的侧壁和底部上方。 第二种材料沉积在第一种材料上。 在第二材料上提供面罩。 掩模具有：掩蔽区域，以覆盖所述凹部底部的一部分; 以及位于所述凹陷侧壁的一部分上的窗口和所述凹部底部的另一部分以暴露第二材料的下面部分。 第二材料的暴露的下部部分的部分是选择性地去除，同时留下基本未蚀刻的暴露的第一材料的下部。 选择性地去除半导体主体的第一材料和下部的暴露部分。 隔离区形成在半导体本体的去除部分中。 所述掩模设置在所述第二材料上方，具有覆盖所述凹陷侧壁的一部分和所述凹部底部的一部分的掩蔽区域，以及设置在所述凹部侧壁的相对部分上方的窗口和所述凹部底部的相对部分， 第二材料的部分。 在半导体本体的暴露的下部设置蚀刻，以在半导体本体中形成浅沟槽。 在浅沟槽中形成绝缘材料以形成浅沟槽隔离区域。 通过这种方法，允许更大的掩模不对准公差。

公开(公告)号：US20050245155A1

公开(公告)日：2005-11-03

申请号：US10835990

申请日：2004-04-30

申请人： Scott Halle

发明人： Scott Halle

IPC分类号： B60R21/16 ,  H01L21/311

CPC分类号： H01J37/32357 ,  H01L21/31116 ,  Y10T442/20 ,  Y10T442/2139

摘要： Disclosed is a method of selectively etching nitride in a chemical downstream etching process. The invention begins by placing a wafer having oxide regions and nitride regions in a chamber. Then, the invention performs a chemical downstream etching process using CH2F2 to etch and convert the nitride regions into surface mediated uniform reactive film (SMURF) regions comprising (NH4)2SiF6. This process then rinses the surface of the wafer with water to remove the surface mediated uniform reactive film regions from the wafer, leaving the oxide regions substantially unaffected. The chemical downstream etching process is considered selective because it etches the nitride regions at a higher rate than the oxide regions.

摘要翻译： 公开了一种在化学下游蚀刻工艺中选择性蚀刻氮化物的方法。 本发明首先将具有氧化物区域和氮化物区域的晶片放置在室中。 然后，本发明使用CH 2 N 2 O 2进行化学下游蚀刻工艺，以将氮化物区域蚀刻并转化成表面介导的均匀反应性膜（SMURF）区域，其包含（NH 3） 2 2 SiF 6。 然后，该方法用水冲洗晶片的表面以从晶片去除表面介导的均匀反应性膜区域，使得氧化物区域基本上不受影响。 化学下游蚀刻工艺被认为是选择性的，因为它以比氧化物区域更高的速率蚀刻氮化物区域。