公开(公告)号：US20070120584A1

公开(公告)日：2007-05-31

申请号：US11164637

申请日：2005-11-30

申请人： Paul Carlile ,  Barton Green ,  Richard Jordan ,  Anthony Perri

发明人： Paul Carlile ,  Barton Green ,  Richard Jordan ,  Anthony Perri

IPC分类号： H03L7/06

CPC分类号： H03L7/199 ,  H03L7/0891

摘要： A phase- or frequency-locked loop circuit (200) that generates an accurate output signal (ACC_SYN_OUT) even in the presence of edge-triggering-type glitches (148, 304A, 304B) in the input reference clock signal (REF_CLK). The locked-loop circuit includes a phase or frequency difference detector (216) and a glitch detector (208) that generates a trigger signal (GLITCH_DETECTED) upon detection of at least one glitch. The trigger signal resets the difference detector so as to abort the updating of the output signal that the glitch would otherwise cause.

摘要翻译： 即使在存在输入参考时钟信号（REF_CLK）中的边缘触发型毛刺（148,304A，304B））的情况下也产生精确输出信号（ACC_SYN_OUT）的相位锁相环或者锁相环电路（200） 。 锁定环电路包括相位或频率差检测器（216）和毛刺检测器（208），其在检测到至少一个毛刺时产生触发信号（GLITCH_DETECTED）。 触发信号复位差分检测器，以便中止毛刺将导致的输出信号的更新。