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    Memory error detection and/or correction
    1.
    发明授权
    Memory error detection and/or correction 有权
    存储器错误检测和/或校正

    公开(公告)号：US08250435B2

    公开(公告)日：2012-08-21

    申请号：US12559953

    申请日：2009-09-15

    申请人： Robert G. Blankenship ,  Dennis W. Brzezinski ,  Edwin F. Mendez Valverde

    发明人： Robert G. Blankenship ,  Dennis W. Brzezinski ,  Edwin F. Mendez Valverde

    IPC分类号： H03M13/00

    CPC分类号： G06F11/1004

    摘要： An embodiment may include circuitry that may detect and/or correct at least one error in a data codeword that may include a data word, cyclical redundancy check (CRC) word, and parity word. The circuitry may select whether a portion of the CRC word indicates whether only a single processor has accessed the data word. The data word, CRC word, and the parity word may be accessible in respective distinct memory device sets that each may include one or more respective memory devices. If the circuitry detects, based at least in part upon the data codeword and CRC word, a CRC error, and the at least one error includes fewer than a first predetermined number of errors, the circuitry may determine in which of the one or more respective memory devices in the memory device sets the at least one error resides and may correct the at least one error.

    摘要翻译： 实施例可以包括可以检测和/或校正可包括数据字，循环冗余校验（CRC）字和奇偶校验字的数据码字中的至少一个错误的电路。 电路可以选择CRC字的一部分是否指示单个处理器是否已经访问了数据字。 数据字，CRC字和奇偶校验字可以在各自不同的存储器件组中可访问，每个不同的存储器件集合可以包括一个或多个相应的存储器件。 如果电路至少部分地基于数据码字和CRC字来检测CRC错误，并且该至少一个错误包括少于第一预定数量的错误，则电路可以确定在一个或多个相应的 存储器设备中的存储器设备设置至少一个错误，并且可以校正至少一个错误。

    MEMORY ERROR DETECTION AND/OR CORRECTION
    2.
    发明申请
    MEMORY ERROR DETECTION AND/OR CORRECTION 有权
    存储器错误检测和/或校正

    公开(公告)号：US20110066919A1

    公开(公告)日：2011-03-17

    申请号：US12559953

    申请日：2009-09-15

    申请人： Robert G. Blankenship ,  Dennis W. Brzezinski ,  Edwin F. Mendez Valverde

    发明人： Robert G. Blankenship ,  Dennis W. Brzezinski ,  Edwin F. Mendez Valverde

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： G06F11/1004

    摘要： An embodiment may include circuitry that may detect and/or correct at least one error in a data codeword that may include a data word, cyclical redundancy check (CRC) word, and parity word. The circuitry may select whether a portion of the CRC word indicates whether only a single processor has accessed the data word. The data word, CRC word, and the parity word may be accessible in respective distinct memory device sets that each may include one or more respective memory devices. If the circuitry detects, based at least in part upon the data codeword and CRC word, a CRC error, and the at least one error includes fewer than a first predetermined number of errors, the circuitry may determine in which of the one or more respective memory devices in the memory device sets the at least one error resides and may correct the at least one error.

    摘要翻译： 实施例可以包括可以检测和/或校正可包括数据字，循环冗余校验（CRC）字和奇偶校验字的数据码字中的至少一个错误的电路。 电路可以选择CRC字的一部分是否指示单个处理器是否已经访问了数据字。 数据字，CRC字和奇偶校验字可以在各自不同的存储器件组中可访问，每个不同的存储器件集合可以包括一个或多个相应的存储器件。 如果电路至少部分地基于数据码字和CRC字来检测CRC错误，并且该至少一个错误包括少于第一预定数量的错误，则电路可以确定在一个或多个相应的 存储器设备中的存储器设备设置至少一个错误，并且可以校正至少一个错误。

    Multiple transaction data flow control unit for high-speed interconnect
    3.
    发明授权
    Multiple transaction data flow control unit for high-speed interconnect 有权
    用于高速互连的多事务数据流控制单元

    公开(公告)号：US09442879B2

    公开(公告)日：2016-09-13

    申请号：US13994128

    申请日：2011-12-07

    申请人： Robert J. Safranek ,  Robert G. Blankenship ,  Debendra Das Sharma

    发明人： Robert J. Safranek ,  Robert G. Blankenship ,  Debendra Das Sharma

    IPC分类号： G06F13/42 ,  G06F13/14 ,  G06F13/38 ,  G06F13/00 ,  H04L12/00

    CPC分类号： G06F13/4282 ,  G06F12/0831 ,  G06F13/00 ,  G06F13/14 ,  G06F13/38 ,  G06F13/4234 ,  G06F13/426 ,  G06F15/781 ,  G06F2212/621 ,  G06F2213/0008 ,  G06F2213/0024 ,  G06F2213/0026 ,  H04L12/00

    摘要： Methods, apparatus, and systems, for transporting data units comprising multiple pieces of transaction data over high-speed interconnects. A flow control unit, called a KTI (Keizer Technology Interface) Flit, is implemented in a coherent multi-layer protocol supporting coherent memory transactions. The KTI Flit has a basic format that supports use of configurable fields to implement KTI Flits with specific formats that may be used for corresponding transactions. In one aspect, the KTI Flit may be formatted as multiple slots used to support transfer of multiple respective pieces of transaction data in a single Flit. The KTI Flit can also be configured to support various types of transactions and multiple KTI Flits may be combined into packets to support transfer of data such as cache line transfers.

    摘要翻译： 用于通过高速互连传输包括多条交易数据的数据单元的方法，装置和系统。 称为KTI（Keizer Technology Interface）的流量控制单元以支持相干存储器事务的相干多层协议实现。 KTI Flit具有一种基本格式，支持使用可配置字段来实现可用于相应事务的特定格式的KTI Flits。 在一个方面，KTI Flit可以被格式化为用于支持在单个Flit中传送多个相应交易数据的多个时隙。 KTI Flit也可以配置为支持各种类型的事务，并且可以将多个KTI Flits组合成数据包，以支持数据传输，如缓存线传输。

    FAST DESKEW WHEN EXITING LOW-POWER PARTIAL-WIDTH HIGH SPEED LINK STATE
    5.
    发明申请
    FAST DESKEW WHEN EXITING LOW-POWER PARTIAL-WIDTH HIGH SPEED LINK STATE 有权
    退出低功率部分宽度高速链接状态时的快速桌面

    公开(公告)号：US20140095751A1

    公开(公告)日：2014-04-03

    申请号：US13631876

    申请日：2012-09-29

    申请人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Debendra Das Sharma

    发明人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Debendra Das Sharma

    IPC分类号： G06F13/38

    CPC分类号： G06F13/42 ,  G06F1/3253 ,  G06F13/38 ,  G06F13/382 ,  G06F13/4265 ,  Y02D10/14 ,  Y02D10/151

    摘要： Methods and apparatus relating to fast deskew when exiting a low-power partial-width high speed link state are described. In one embodiment, an exit flit on active lanes and/or a wake signal/sequence on idle lanes may be transmitted at a first point in time to cause one or more idle lanes of a link to enter an active state. At a second point in time (following or otherwise subsequent to the first point in time), training sequences are transmitted over the one or more idle lanes of the link. And, the one or more idle lanes are deskewed in response to the training sequences and prior to a third point in time (following or otherwise subsequent to the second point in time). Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了在退出低功率部分宽度高速链路状态时与快速偏移校正有关的方法和装置。 在一个实施例中，可以在第一时间点上传输有效车道上的出口飞行和/或空闲车道上的唤醒信号/序列，以使链路的一个或多个空闲车道进入活动状态。 在第二时间点（在第一时间点之后或之后），在链路的一个或多个空闲车道上发送训练序列。 并且，一个或多个空闲车道响应于训练序列而在第三时间点之前（在第二时间点之后或之后的其他时间）进行了偏斜校正。 还公开并要求保护其他实施例。

    EMBEDDED CONTROL CHANNEL FOR HIGH SPEED SERIAL INTERCONNECT
    6.
    发明申请
    EMBEDDED CONTROL CHANNEL FOR HIGH SPEED SERIAL INTERCONNECT 有权
    嵌入式控制通道用于高速串行互连

    公开(公告)号：US20140006677A1

    公开(公告)日：2014-01-02

    申请号：US13537837

    申请日：2012-06-29

    申请人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    发明人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    IPC分类号： G06F13/40

    CPC分类号： G06F13/4291

    摘要： Methods and apparatus for embedding a control channel in a high speed serial interconnect having multiple data lanes. Operational aspects of the interconnect are controlled via use of control channel data that is sent over one or more of the data lanes on a periodic basis. A link state cycle is employed that includes a link control period during which control information is transferred over the interconnect and a link control interval between link control periods during which other links states are implemented, such as for transferring data or operating the link in a low power state. The link state cycles at transmitter and receiver ports are synchronized to account for link transmit latencies, and the timing of link state cycles corresponding to a bidirectional exchange of link control information may be configured to support an overlapping implementation or to facilitate a request/response link control protocol.

    摘要翻译： 用于在具有多个数据通道的高速串行互连中嵌入控制信道的方法和装置。 通过使用在周期性地通过一个或多个数据通道发送的控制信道数据来控制互连的操作方面。 使用链路状态周期，其包括链路控制周期，在该链路控制周期期间控制信息通过互连传送，以及链路控制周期之间的链路控制间隔，在链路控制周期期间实现其他链路状态，例如用于传送数据或以低的速率操作链路 电源状态 在发射机和接收机端口处的链路状态周期被同步以考虑链路发射延迟，并且与链路控制信息的双向交换相对应的链路状态周期的定时可以被配置为支持重叠实现或促进请求/响应链路 控制协议。

    Separating transactions into different virtual channels
    10.
    发明授权
    Separating transactions into different virtual channels 有权
    将事务分为不同的虚拟通道

    公开(公告)号：US07165131B2

    公开(公告)日：2007-01-16

    申请号：US10833236

    申请日：2004-04-27

    申请人： Kenneth C. Creta ,  Aaron T. Spink ,  Robert G. Blankenship

    发明人： Kenneth C. Creta ,  Aaron T. Spink ,  Robert G. Blankenship

    IPC分类号： G06F13/00 ,  G06F13/36 ,  G06F13/42

    CPC分类号： G06F13/36 ,  G06F13/12

    摘要： In one embodiment of the present invention, a method may include separating incoming transactions to an agent of a coherent system into at least a first channel, a second channel, and a third channel, based upon a type of the incoming transactions. The incoming transactions may be sent by a peer device coupled to the coherent system. By separating the transactions based on type, deadlocks may be avoided.

    摘要翻译： 在本发明的一个实施例中，一种方法可以包括基于传入事务的类型，将进入的事务分离为至少第一信道，第二信道和第三信道中的相干系统的代理。 传入的事务可以由耦合到相干系统的对等设备发送。 通过基于类型分离事务，可能会避免死锁。