公开(公告)号：US5506967A

公开(公告)日：1996-04-09

申请号：US78361

申请日：1993-06-15

申请人： Saul Barajas ,  David M. Kalish ,  Bruce E. Whittaker

发明人： Saul Barajas ,  David M. Kalish ,  Bruce E. Whittaker

IPC分类号： G06F12/08 ,  G06F13/00

CPC分类号： G06F12/0808 ,  G06F12/0831

摘要： In a time-shared bus computer system with processors having cache memories, an adjustable invalidation queue for use in the cache memories. The invalidation queue has adjustable upper and lower limit positions that define when the queue is logically full and logically empty, respectively. The queue is flushed down to the lower limit when the contents of the queue attain the upper limit. During the queue flushing operation, WRITE requests on the bus are RETRYed. The computer maintenance system sets the upper and lower limits at system initialization time to optimize system performance under maximum bus traffic conditions.

摘要翻译： 在具有处理器的具有高速缓存存储器的时分共享总线计算机系统中，可用于高速缓冲存储器的可调节无效队列。 无效队列具有可调节的上限和下限位置，可以分别定义队列在逻辑上完全和逻辑上为空。 当队列的内容达到上限时，队列被刷新到下限。 在队列刷新操作期间，总线上的WRITE请求被复原。 计算机维护系统在系统初始化时间设置上限和下限，以在最大总线流量条件下优化系统性能。

公开(公告)号：US5642486A

公开(公告)日：1997-06-24

申请号：US92433

申请日：1993-07-15

申请人： Bruce E. Whittaker ,  David M. Kalish ,  Saul Barajas

发明人： Bruce E. Whittaker ,  David M. Kalish ,  Saul Barajas

IPC分类号： G06F12/08

CPC分类号： G06F12/0808 ,  G06F12/0831 ,  Y10S707/99942

摘要： An Invalidation Queue (IQ) arrangement in a computer system having Main Memory and, Cache-Memory, with a pair of intermediate main-buses this IQ arrangement comprising: a pair of split IQ ASIC Arrays disposed between each Cache-Memory and the main-buses and being adapted to assure identical data in all identical memory addresses in different caches, and to "remember" write-operations along the buses and to execute invalidation sequences for any Cache-Memory unit as dictated by that Cache-Memory unit.

摘要翻译： 具有主存储器的计算机系统中的无效队列（IQ）布置，以及具有一对中间主总线的高速缓存存储器，该IQ布置包括：设置在每个高速缓存存储器和主存储器之间的一对分离IQ ASIC阵列， 总线，并且适于确保不同高速缓存中的所有相同存储器地址中的相同数据，并且沿着总线“记住”写入操作，并且执行由该高速缓存存储器单元所指示的任何高速缓存存储器单元的无效序列。

公开(公告)号：US5598551A

公开(公告)日：1997-01-28

申请号：US602259

申请日：1996-02-15

申请人： Saul Barajas ,  David M. Kalish ,  Bruce E. Whittaker ,  Keith S. Saldanha

发明人： Saul Barajas ,  David M. Kalish ,  Bruce E. Whittaker ,  Keith S. Saldanha

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F12/06

CPC分类号： G06F12/0835 ,  G06F12/0851 ,  G06F12/0891

摘要： By expanding the cache address invalidation queue into bit slices for holding odd invalidation addresses and even invalidation addresses and also by providing a more efficient series of transition cycles to accomplish cache address invalidations both during a cache hit or a cache miss cycle, the present architecture and methodology permits a faster cycle of cache address invalidations when required and also permits a higher frequency of processor access to cache without the processor being completely locked out from cache memory access during heavy traffic and high level of cache invalidation conditions.

摘要翻译： 通过将高速缓存地址无效队列扩展为位片，用于保持奇无效地址甚至无效地址，并且还通过提供更有效的一系列转换周期来实现高速缓存命中或高速缓存未命中周期中的高速缓存地址无效，本架构和 方法允许在需要时缓存地址无效的循环更快，并且还允许更高频率的处理器访问高速缓存，而不会在繁忙的流量和高级别的高速缓存无效条件期间将处理器完全锁定在高速缓存存储器访问之外。

公开(公告)号：US5561773A

公开(公告)日：1996-10-01

申请号：US56324

申请日：1993-04-30

申请人： David M. Kalish ,  Saul Barajas ,  Bruce E. Whittaker

发明人： David M. Kalish ,  Saul Barajas ,  Bruce E. Whittaker

IPC分类号： H03K19/173 ,  G06F11/00 ,  G06F7/38 ,  H01J3/00

CPC分类号： H03K19/1732

摘要： A system and circuitry is provided by which certain selected embedded pins of an integrated circuit gate array may be provided with dual functions, that is to say, they may act either as receivers of an externally sourced input signal or as transmitters of an internally generated output signal. Each selected input/output pin is controlled by an associated flip-flop residing in a chain of flip-flops so that an associated flip-flop will determine the condition of two buffer-drivers attached to each input/output pin. While the first buffer-driver is tri-stated (disabled), then the embedded pin operates as an input receiving function. When the first buffer-driver is enabled, the embedded I/O pin operates as the conveyer of an output signal from the internal output logic.

摘要翻译： 提供了一种系统和电路，通过该系统和电路可以提供集成电路门阵列的某些选定的嵌入式引脚具有双重功能，也就是说，它们可以作为外部来源输入信号的接收器，或作为内部产生的输出的发射器 信号。 每个选择的输入/输出引脚由驻留在触发器链中的相关联的触发器控制，使得相关联的触发器将确定连接到每个输入/输出引脚的两个缓冲器驱动器的状况。 当第一个缓冲驱动器为三态（禁用）时，嵌入式引脚作为输入接收功能。 当第一个缓冲驱动器被使能时，嵌入式I / O引脚作为来自内部输出逻辑的输出信号的输送器。

公开(公告)号：US5689680A

公开(公告)日：1997-11-18

申请号：US92408

申请日：1993-07-15

申请人： Bruce E. Whittaker ,  David M. Kalish ,  Saul Barajas

发明人： Bruce E. Whittaker ,  David M. Kalish ,  Saul Barajas

IPC分类号： G06F12/08 ,  G06F12/02 ,  G06F13/00

CPC分类号： G06F12/0808 ,  G06F12/0831

摘要： A "bit-sliced" construction cache module dictates dual TAG RAM Structures and dual invalidation queues, yielding enhanced performance: putting half the TAG array in each of two cache arrays, and allowing each to handle only one-half of the possible address values. Preferably, one half-module handles ZERO least-significant bits and the other handles ONE least-significant bits. Processor operations and invalidation operations can be "overlapped", and even operate simultaneously.

摘要翻译： “位片”构建缓存模块指示双重TAG RAM结构和双无效队列，从而产生增强的性能：将TAG阵列放置在两个缓存阵列中的一个中，并允许每个只处理可能地址值的一半。 优选地，一个半模块处理ZERO最低有效位，而另一个处理一个最低有效位。 处理器操作和无效操作可以“重叠”，甚至可以同时操作。

公开(公告)号：US5087839A

公开(公告)日：1992-02-11

申请号：US593175

申请日：1990-10-05

申请人： Bruce E. Whittaker ,  Saul Barajas

发明人： Bruce E. Whittaker ,  Saul Barajas

IPC分类号： H01L23/50 ,  H03K19/173

CPC分类号： H03K19/1736 ,  H01L23/50 ,  H01L2924/0002

摘要： A method and technique for inserting additive logic and flip-flops into the architecture of a gate array chip package whereby spare input and output pins can later be used to alter the logic functions by either disabling or enabling certain logic units internal to the chip by external signal injection.

摘要翻译： 一种用于将加法逻辑和触发器插入到门阵列芯片封装的架构中的方法和技术，由此随后可以使用备用输入和输出引脚来改变逻辑功能，即通过外部禁止或使能芯片内部的某些逻辑单元 信号注入。

公开(公告)号：US5991853A

公开(公告)日：1999-11-23

申请号：US968709

申请日：1997-11-13

申请人： Bruce E. Whittaker ,  Donald M. Kalish ,  Saul Barajas

发明人： Bruce E. Whittaker ,  Donald M. Kalish ,  Saul Barajas

IPC分类号： G06F12/08 ,  G06F12/02 ,  G06F13/00

CPC分类号： G06F12/0808 ,  G06F12/0831

摘要： A "bit-sliced" construction of our cache module dictates dual TAG RAM structures and dual invalidation queues, yielding enhanced performance. By putting half the TAG array in each of two cache arrays, and allowing each to handle only one-half of the possible address values, processor operations and invalidation operations can be "overlapped", and even operate simultaneously.

摘要翻译： 我们的缓存模块的“位分片”结构指示双TAG RAM结构和双无效队列，从而提高性能。 通过将TAG阵列的一半放在两个缓存阵列中的每一个中，并且允许每个只处理可能地址值的一半，处理器操作和无效操作可以“重叠”，甚至同时操作。

公开(公告)号：US5459836A

公开(公告)日：1995-10-17

申请号：US970536

申请日：1992-11-02

申请人： Bruce E. Whittaker ,  Saul Barajas ,  Leland E. Watson

发明人： Bruce E. Whittaker ,  Saul Barajas ,  Leland E. Watson

IPC分类号： G06F15/167 ,  G06F3/00 ,  G06F15/16

CPC分类号： G06F15/167

摘要： A message transfer system between multiple processors in a network. Each processor includes an interprocessor communications (IPC) hardware unit having an unique address count. An address count generator in a designated IPC hardware unit generates a sequence of binary count numbers such that when the generated count number matches the address of the IPC hardware unit, then that particular hardware unit and its associated processor are granted a time period of bus access for sending messages on the IPC network bus to other processors. Messages on the IPC network bus can be received by an IPC hardware unit at any time irrespective of the generated count number. Any sending processor that has bus access can concurrently provide multiple messages where each of the multiple messages is directed to each particular processor for reception. Thus one sender, with bus access, can communicate with multiple receivers during its transmission onto the IPC network bus connecting the processors.

摘要翻译： 网络中多个处理器之间的消息传输系统。 每个处理器包括具有唯一地址计数的处理器间通信（IPC）硬件单元。 在指定的IPC硬件单元中的地址计数发生器产生二进制计数号序列，使得当生成的计数号与IPC硬件单元的地址匹配时，那个特定硬件单元及其相关处理器被授予总线访问时间段 用于将IPC网络总线上的消息发送到其他处理器。 IPC网络总线上的消息可以由IPC硬件单元随时接收，而与生成的计数号无关。 具有总线访问权的任何发送处理器可同时提供多个消息，其中多个消息中的每一个被定向到每个特定处理器用于接收。 因此，一个具有总线访问权限的发送者可以在多个接收器传输到连接处理器的IPC网络总线上进行通信。

公开(公告)号：US5146596A

公开(公告)日：1992-09-08

申请号：US471904

申请日：1990-01-29

申请人： Bruce E. Whittaker ,  Saul Barajas ,  Leland E. Watson

发明人： Bruce E. Whittaker ,  Saul Barajas ,  Leland E. Watson

IPC分类号： G06F13/364

CPC分类号： G06F13/364

摘要： Arbitration and control circuitry for monitoring the two processors sharing a system bus to insure fair access to system resources and to sense error conditions which occur in order to hold access for the processor involved until the error condition is cleared. The arbitration circuitry provides for two levels of bus access requests where one level involves normal requests and a second level involves priority request which take precedence over normal requests.

摘要翻译： 用于监视共享系统总线的两个处理器的仲裁和控制电路，以确保公平地访问系统资源，并感测发生的错误状况，以便保持所涉及的处理器的访问，直到错误状况被清除。 仲裁电路提供两级总线访问请求，其中一级涉及正常请求，而第二级涉及优先于正常请求的优先级请求。

公开(公告)号：US5087953A

公开(公告)日：1992-02-11

申请号：US593440

申请日：1990-10-05

申请人： Bruce E. Whittaker ,  Saul Barajas

发明人： Bruce E. Whittaker ,  Saul Barajas

IPC分类号： H03K19/173

CPC分类号： H03K19/1732 ,  H03K19/1736

摘要： A method and technique for inserting additive logic into the architecture of a gate array chip package whereby spare input and output pins can later be used to alter the logic functions by either disabling or enabling certain logic units internal to the chip by external signal injection.

摘要翻译： 一种用于将加法逻辑插入到门阵列芯片封装架构中的方法和技术，由此随后可以使用备用输入和输出引脚来通过外部信号注入来禁止或启用芯片内部的某些逻辑单元来改变逻辑功能。