利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

82 条记录 (耗时 0.027 秒)

    Apparatus and method for arbitrating heterogeneous agents in on-chip busses
    2.
    发明授权
    Apparatus and method for arbitrating heterogeneous agents in on-chip busses 有权
    用于在片上总线中仲裁异构代理的装置和方法

    公开(公告)号：US07428607B2

    公开(公告)日：2008-09-23

    申请号：US11501572

    申请日：2006-08-08

    申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

    发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Hang T. Nguyen

    IPC分类号： G06F13/36 ,  G06N7/06

    CPC分类号： G06F13/4031 ,  G06F13/362

    摘要： A method and apparatus for supporting heterogeneous agents in on-chip busses. In one embodiment, the method includes the detection of a bus arbitration event between at least a first bus agent and a second bus agent. In one embodiment, a bus arbitration event is detected when at least the first bus agent and the second bus agent assert their respective bus request signals in a single clock cycle. Once a bus arbitration event is detected, bus ownership may be granted to both the first bus agent and the second bus agent, when the first bus agent and the second bus agent have different grant-to-valid latencies. In the embodiment, heterogeneous bus agents may coexist on a bus without requiring wasted or unused bus cycles following establishment of bus ownership. Other embodiments are described and claimed.

    摘要翻译： 一种用于在片上总线上支持异构代理的方法和装置。 在一个实施例中，该方法包括在至少第一总线代理和第二总线代理之间检测总线仲裁事件。 在一个实施例中，当至少第一总线代理和第二总线代理在单个时钟周期中断言其各自的总线请求信号时，检测总线仲裁事件。 一旦检测到总线仲裁事件，当第一总线代理和第二总线代理具有不同的授权 - 有效延迟时，总线所有权可以被授予第一总线代理和第二总线代理两者。 在该实施例中，异构总线代理可以在总线上共存而不需要在建立总线所有权之后浪费或未使用的总线周期。 描述和要求保护其他实施例。

    Methods and apparatus for cache intervention
    7.
    发明授权
    Methods and apparatus for cache intervention 有权
    缓存干预的方法和设备

    公开(公告)号：US07100001B2

    公开(公告)日：2006-08-29

    申请号：US10073492

    申请日：2002-02-11

    申请人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Mark N. Fullerton ,  Hang T. Nguyen

    发明人： Samantha J. Edirisooriya ,  Sujat Jamil ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu ,  Mark N. Fullerton ,  Hang T. Nguyen

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0831 ,  Y02D10/13

    摘要： Methods and apparatus for cache-to-cache block transfers (i.e., intervention) when the state of the transferred block is in a non-modified state (e.g., “exclusive” or “shared”) are provided. In one embodiment, a first cache holds the memory block in an “exclusive” state prior to the transfer. When a processor associated with a second cache attempts to read the block from a main memory, the first cache intervenes and supplies the block to the second cache. The state of the block in the first cache changes from “exclusive” to “shared.” In another embodiment, a processor associated with a third cache attempts to read the block from the main memory while the first cache and the second both hold the block in the “shared” state. Either the first cache or the second cache wins an arbitration and supplies the block to the third cache.

    摘要翻译： 提供了当传送块的状态处于非修改状态（例如，“独占”或“共享”）时用于高速缓存到高速缓存块传送（即干预）的方法和装置。 在一个实施例中，第一高速缓存在传输之前将存储块保持在“独占”状态。 当与第二高速缓存相关联的处理器尝试从主存储器读取块时，第一缓存介入并将块提供给第二高速缓存。 第一个缓存中的块状态从“独占”变为“共享”。 在另一个实施例中，与第三高速缓存相关联的处理器尝试从主存储器读取块，而第一高速缓存和第二高速缓冲存储器将第二缓存器保持在“共享”状态。 第一缓存或第二高速缓存赢得仲裁，并将块提供给第三高速缓存。

    Method and apparatus for optimizing line writes in cache coherent systems
    9.
    发明授权
    Method and apparatus for optimizing line writes in cache coherent systems 失效
    用于优化高速缓存一致系统中线路写入的方法和装置

    公开(公告)号：US07757046B2

    公开(公告)日：2010-07-13

    申请号：US10262363

    申请日：2002-09-30

    申请人： Sujat Jamil ,  Hang T. Nguyen ,  Samantha J. Edirisooriya ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

    发明人： Sujat Jamil ,  Hang T. Nguyen ,  Samantha J. Edirisooriya ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

    IPC分类号： G06F12/12

    CPC分类号： G06F12/0855 ,  G06F12/0831 ,  Y02D10/13

    摘要： A method and apparatus for optimizing line writes in cache coherent systems. A new cache line may be allocated without loading data to fill the new cache line when a store buffer coalesces enough stores to fill the cache line. Data may be loaded to fill the line if an insufficient number of stores are coalesced to fill the entire cache line. The cache line may be allocated by initiating a read and invalidate request and asserting a back-off signal to cancel the read if there is an indication that the coalesced stores will fill the cache line.

    摘要翻译： 一种用于优化高速缓存一致系统中线路写入的方法和装置。 当存储缓冲区合并足够的存储以填充高速缓存行时，可以分配新的高速缓存行而不加载数据以填充新的高速缓存行。 如果没有足够数量的商店合并来填充整个高速缓存行，则可能会加载数据以填充该行。 可以通过启动读取和无效请求来分配高速缓存行，并且如果存在合并的存储将填充高速缓存行的指示，则断言回退信号以取消读取。