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    Content addressable memory with redundant repair function
    4.
    发明授权
    Content addressable memory with redundant repair function 有权
    内容可寻址内存冗余修复功能

    公开(公告)号：US06917558B2

    公开(公告)日：2005-07-12

    申请号：US10768036

    申请日：2004-02-02

    申请人： Hideto Matsuoka ,  Hideyuki Noda

    发明人： Hideto Matsuoka ,  Hideyuki Noda

    IPC分类号： G11C15/00 ,  G11C15/04 ,  G11C29/00 ,  G11C29/04 ,  G11C8/00 ,  G11C7/00

    CPC分类号： G11C29/816 ,  G11C15/00 ,  G11C15/04 ,  G11C15/043 ,  G11C29/848

    摘要： A shift information latch circuit includes a plurality of latch portions provided corresponding to memory cell rows, respectively, and a fuse circuit transmitting fuse data produced corresponding to an address of a faulty memory cell row. The plurality of latch portion successively receive fuse data, and each transmit a shift control signal instructing a shift operation. In response to this shift control signal, a row decoder and a match line amplifier execute a shift operation for repairing the faulty memory cell row. In this structure, a decoder circuit decoding the address of the faulty memory cell row is not arranged so that a whole area of the circuits executing the shift operation is reduced, and the shift operation can be easily executed.

    摘要翻译： 移位信息锁存电路分别包括对应于存储单元行提供的多个锁存部分，以及熔丝电路，其传输对应于故障存储单元行的地址产生的熔丝数据。 多个锁存部分依次接收熔丝数据，并且发送指示换档操作的换档控制信号。 响应于该移位控制信号，行解码器和匹配线放大器执行用于修复故障存储单元行的移位操作。 在这种结构中，解码电路故障存储单元行地址的译码器电路不被排列，从而减少执行移位操作的电路的整个区域，并且可以容易地执行移位操作。

    Low power content-addressable-memory device
    5.
    发明授权
    Low power content-addressable-memory device 有权
    低功耗内容可寻址存储设备

    公开(公告)号：US07469369B2

    公开(公告)日：2008-12-23

    申请号：US11389359

    申请日：2006-03-27

    申请人： Hideto Matsuoka ,  Kazunari Inoue

    发明人： Hideto Matsuoka ,  Kazunari Inoue

    IPC分类号： G11C29/00

    CPC分类号： G11C15/00 ,  G06F7/74

    摘要： A plurality of content-addressable-memory sub-arrays simultaneously performs a parallel comparison between data sequences arranged in a row direction of memory cells and a search data sequence input from outside, and outputs a result of the comparison for each data sequence. A first input pin receives an input of the search data sequence. A second input pin receives an input of a search data sequence arbitrarily designating a content-addressable-memory sub-array. Each of the content-addressable-memory sub-arrays includes an activation control unit that controls activation of the content-addressable-memory sub-arrays based on the search data sequence.

    摘要翻译： 多个内容寻址存储器子阵列同时执行在存储器单元的行方向上排列的数据序列与从外部输入的搜索数据序列之间的并行比较，并输出每个数据序列的比较结果。 第一输入引脚接收搜索数据序列的输入。 第二输入引脚接收任意指定内容寻址存储器子阵列的搜索数据序列的输入。 每个内容可寻址存储器子阵列包括激活控制单元，其基于搜索数据序列来控制内容可寻址存储器子阵列的激活。

    Low-Power Content-Addressable-Memory Device
    7.
    发明申请
    Low-Power Content-Addressable-Memory Device 有权
    低功耗内容寻址内存设备

    公开(公告)号：US20090067209A1

    公开(公告)日：2009-03-12

    申请号：US12265869

    申请日：2008-11-06

    申请人： Hideto Matsuoka ,  Kazunari Inoue

    发明人： Hideto Matsuoka ,  Kazunari Inoue

    IPC分类号： G11C15/00

    CPC分类号： G11C15/00 ,  G06F7/74

    摘要： A plurality of content-addressable-memory sub-arrays simultaneously performs a parallel comparison between data sequences arranged in a row direction of memory cells and a search data sequence input from outside, and outputs a result of the comparison for each data sequence. A first input pin receives an input of the search data sequence. A second input pin receives an input of a search data sequence arbitrarily designating a content-addressable-memory sub-array. Each of the content-addressable-memory sub-arrays includes an activation control unit that controls activation of the content-addressable-memory sub-arrays based on the search data sequence.

    摘要翻译： 多个内容寻址存储器子阵列同时执行在存储器单元的行方向上排列的数据序列与从外部输入的搜索数据序列之间的并行比较，并输出每个数据序列的比较结果。 第一输入引脚接收搜索数据序列的输入。 第二输入引脚接收任意指定内容寻址存储器子阵列的搜索数据序列的输入。 每个内容可寻址存储器子阵列包括激活控制单元，其基于搜索数据序列来控制内容可寻址存储器子阵列的激活。

    Multi-bit semiconductor memory device allowing efficient testing
    8.
    发明授权
    Multi-bit semiconductor memory device allowing efficient testing 失效
    多位半导体存储器件允许有效的测试

    公开(公告)号：US5912851A

    公开(公告)日：1999-06-15

    申请号：US988208

    申请日：1997-12-10

    申请人： Hideto Matsuoka

    发明人： Hideto Matsuoka

    IPC分类号： G11C29/34 ,  G11C29/36 ,  G11C29/38 ,  G11C29/46 ,  G11C29/50 ,  G11C7/00

    CPC分类号： G11C29/34 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50 ,  G11C29/46

    摘要： Data supplied to a particular data input/output terminal is selected and the selected data is subjected to logic change for each memory cell based on mode setting data from a changing mode setting circuit and is simultaneously written into memory cells simultaneously selected in a memory array. After a reading logic changing circuit changes the data of these simultaneously selected memory cells in the same manner as the writing logic changing circuit does, a coincidence/non-coincidence among the logics of these data is determined, and a signal representing a logic in coincidence is output if a coincidence is found. Thus, testing can be achieved at a high speed and accurately, using test data having various patterns, without increasing the number of data input/output terminals used in the testing operation.

    摘要翻译： 选择提供给特定数据输入/输出端的数据，并且根据来自改变模式设置电路的模式设置数据对所选择的数据进行每个存储单元的逻辑改变，并且同时写入到存储器阵列中同时选择的存储单元中。 在读取逻辑改变电路以与写入逻辑改变电路相同的方式改变这些同时选择的存储器单元的数据之后，确定这些数据的逻辑之间的一致/不一致，并且确定表示一致逻辑的信号 如果发现重合，则输出。 因此，可以在不增加在测试操作中使用的数据输入/输出端子的数量的情况下，使用具有各种图案的测试数据，高速且准确地实现测试。

    Pellicle, producing method thereof and adhesive
    9.
    发明授权
    Pellicle, producing method thereof and adhesive 有权
    防护薄膜，其制造方法和粘合剂

    公开(公告)号：US07282525B2

    公开(公告)日：2007-10-16

    申请号：US10026805

    申请日：2001-12-27

    申请人： Hiroyuki Kurata ,  Hideto Matsuoka

    发明人： Hiroyuki Kurata ,  Hideto Matsuoka

    IPC分类号： C08F2/46 ,  C08F2/50

    CPC分类号： G03F1/64 ,  C09J4/00 ,  C09J4/06 ,  Y10T428/2852 ,  Y10T428/2878 ,  Y10T428/31645 ,  Y10T428/31649 ,  C08F220/22 ,  C08F259/08

    摘要： A pellicle comprises a pellicle film and a pellicle frame for supporting the pellicle film, wherein the pellicle film is adhered to the pellicle frame through an adhesive layer comprising a fluorine-containing polymer and a substance resulting from curing of an ultraviolet-curing fluorine-containing monomer. A producing method of a pellicle including a pellicle film and a pellicle frame for supporting the pellicle film, comprises a step of adhering the pellicle film to the pellicle frame through an adhesive comprising a fluorine-containing polymer and an ultraviolet-curing fluorine-containing monomer.

    摘要翻译： 防护薄膜组件包括防护薄膜和用于支撑防护薄膜的防护薄膜框架，其中所述防护薄膜通过含氟聚合物的粘合剂层和由紫外线固化的含氟聚合物 单体。 一种防护薄膜组件的制造方法，其特征在于，包括防护薄膜和防护薄膜组件框架，用于支撑所述防护薄膜，所述防护薄膜组件包括通过包含含氟聚合物和紫外线固化含氟单体的粘合剂将防护薄膜组件粘附到防护薄膜框架 。

    Semiconductor memory device capable of realizing stable test mode operation
    10.
    发明授权
    Semiconductor memory device capable of realizing stable test mode operation 失效
    能够实现稳定的测试模式操作的半导体存储器件

    公开(公告)号：US5774472A

    公开(公告)日：1998-06-30

    申请号：US866369

    申请日：1997-05-30

    申请人： Hideto Matsuoka

    发明人： Hideto Matsuoka

    IPC分类号： G11C29/12 ,  G11C29/26 ,  G11C29/46 ,  G11C29/48 ,  G06F11/00

    CPC分类号： G11C29/12 ,  G11C29/46 ,  G11C29/48 ,  G11C29/26

    摘要： In a semiconductor memory device, in a normal operation, data is written to selected four memory cells in accordance with external write data DQ0 to DQ3 applied to four data input/output terminals. In test mode, same data is commonly written to the selected four memory cells in accordance with write data DQ applied to one data input/output terminal. In the test mode operation, signal transmission between the remaining three data input/output terminals and the corresponding input buffer circuits is cut off by a CMOS logic gate provided therebetween and controlled in accordance with a test mode designating signal /TE.

    摘要翻译： 在半导体存储器件中，在正常操作中，根据应用于四个数据输入/输出端子的外部写入数据DQ0至DQ3将数据写入所选择的四个存储器单元。 在测试模式下，根据应用于一个数据输入/输出端的写入数据DQ，相同的数据通常写入所选择的四个存储单元。 在测试模式操作中，剩余的三个数据输入/输出端子与相应的输入缓冲电路之间的信号传输被设置在其间的CMOS逻辑门切断，并根据测试模式指定信号/ TE进行控制。