公开(公告)号：US20080292001A1

公开(公告)日：2008-11-27

申请号：US12105745

申请日：2008-04-18

申请人： Yil Suk YANG ,  Jung Hee SUK ,  Chun Gi LYUH ,  Ik Jae CHUN ,  Tae Moon ROH ,  Jong Dae KIM ,  Ki Chul KIM ,  Jung Hoon KIM

发明人： Yil Suk YANG ,  Jung Hee SUK ,  Chun Gi LYUH ,  Ik Jae CHUN ,  Tae Moon ROH ,  Jong Dae KIM ,  Ki Chul KIM ,  Jung Hoon KIM

IPC分类号： H04N7/26

CPC分类号： H04N19/00521 ,  H04N19/102 ,  H04N19/122 ,  H04N19/134 ,  H04N19/436 ,  H04N19/57 ,  H04N19/61 ,  H04N19/86

摘要： Provided are an apparatus and method for calculating a Sum of Absolute Differences (SAD) for motion estimation of a variable block capable of parallelly calculating SAD values with respect to a plurality of current frame macroblocks at a time. The apparatus includes a PE array unit including at least one Processing Element (PE) that is aligned in the form of a matrix, and parallelly calculating a SAD value of at least one pixel provided in a plurality of serial current frame macroblocks, a local memory including current frame macroblock data, reference frame macroblock data, and reference frame search area data, and transmitting the data to each PE that is provided in the PE array unit, and a controller for making a command for the data that are provided in the local memory to be transmitted corresponding to at least one pixel, on which each PE provided in the PE array unit performs calculation.

摘要翻译： 提供了一种用于计算能够相对于多个当前帧宏块同时并行计算SAD值的可变块的运动估计的绝对差（SAD）的装置和方法。 该装置包括PE阵列单元，该PE阵列单元包括以矩阵的形式排列的至少一个处理元件（PE），并且并行地计算设置在多个串行当前帧宏块中的至少一个像素的SAD值，本地存储器 包括当前帧宏块数据，参考帧宏块数据和参考帧搜索区域数据，以及将数据发送到在PE阵列单元中提供的每个PE，以及用于为在本地提供的数据进行命令的控制器 要发送对应于至少一个像素的存储器，其中PE阵列单元中提供的每个PE执行计算。

公开(公告)号：US20080129359A1

公开(公告)日：2008-06-05

申请号：US11945387

申请日：2007-11-27

申请人： Dae Woo LEE ,  Yil Suk YANG ,  Ik Jae CHUN ,  Chun Gi LYUH ,  Tae Moon ROH ,  Jong Dae KIM

发明人： Dae Woo LEE ,  Yil Suk YANG ,  Ik Jae CHUN ,  Chun Gi LYUH ,  Tae Moon ROH ,  Jong Dae KIM

IPC分类号： H03K3/356

CPC分类号： H03K3/0375

摘要： Provided is a low-power clock gating circuit using a Multi-Threshold CMOS (MTCMOS) technique. The low-power clock gating circuit includes a latch circuit of an input stage and an AND gate circuit of an output stage, in which power consumption caused by leakage current in the clock gating circuit is reduced in a sleep mode, and supply of a clock to a unused device of a targeted logic circuit is prevented by the control of a clock enable signal in an active mode, thereby reducing power consumption. The low-power clock gating circuit using an MTCMOS technique uses devices having a low threshold voltage and devices having a high threshold voltage, which makes it possible to implement a high-speed, low-power circuit, unlike a conventional clock gating circuit using a single threshold voltage.

摘要翻译： 提供了使用多阈值CMOS（MTCMOS）技术的低功率时钟选通电路。 低功率时钟选通电路包括输入级的锁存电路和输出级的与门电路，其中由休眠模式中的时钟门控电路中的漏电流引起的功耗降低，并且提供时钟 通过控制活动模式中的时钟使能信号来防止目标逻辑电路的未使用的装置，从而降低功耗。 使用MTCMOS技术的低功率时钟选通电路使用具有低阈值电压的器件和具有高阈值电压的器件，这使得可以实现高速，低功率电路，这与使用 单阈值电压。

公开(公告)号：US20090150471A1

公开(公告)日：2009-06-11

申请号：US12136107

申请日：2008-06-10

申请人： Yil Suk YANG ,  Jung Hee SUK ,  Chun Gi LYUH ,  Tae Moon ROH ,  Jong Dae KIM

发明人： Yil Suk YANG ,  Jung Hee SUK ,  Chun Gi LYUH ,  Tae Moon ROH ,  Jong Dae KIM

IPC分类号： G06F17/10

CPC分类号： G06F7/57 ,  G06F7/5324 ,  G06F7/5338

摘要： Provided are a reconfigurable arithmetic unit and a processor having the same. The reconfigurable arithmetic unit can perform an addition operation or a multiplication operation according to an instruction by sharing an adder. The reconfigurable arithmetic unit includes a booth encoder for encoding a multiplier, a partial product generator for generating a plurality of partial products using the encoded multiplier and a multiplicand, a Wallace tree circuit for compressing the partial products into a first partial product and a second partial product, a first Multiplexer (MUX) for selecting and outputting one of the first partial product and a first addition input according to a selection signal, a second MUX for selecting and outputting one of the second partial product and a second addition input according to the selection signal, and a Carry Propagation Adder (CPA) for adding an output of the first MUX and an output of the second MUX to output an operation result. The arithmetic unit can operate as an adder or a multiplier according to an instruction, and thus can increase the degree of use of entire hardware.

摘要翻译： 提供了一种可重构运算单元和具有该可重配置运算单元的处理器。 可重构算术单元可以通过共享加法器来执行根据指令的相加操作或乘法运算。 可重构算术单元包括用于编码乘数的展位编码器，用于使用编码乘数产生多个部分乘积的部分乘积生成器和被乘数，用于将部分乘积压缩为第一部分乘积的华莱士树电路和第二部分乘积 产品，用于根据选择信号选择和输出第一部分积和第一加法输入之一的第一多路复用器（MUX），用于根据选择信号选择和输出第二部分乘积和第二加法输入之一的第二MUX 选择信号和用于添加第一MUX的输出和第二MUX的输出的进位传播加法器（CPA），以输出运算结果。 算术单元可以根据指令作为加法器或乘法器进行操作，从而可以增加整个硬件的使用程度。

公开(公告)号：US20100257342A1

公开(公告)日：2010-10-07

申请号：US12817407

申请日：2010-06-17

申请人： Chun Gi LYUH ,  Yil Suk YANG ,  Se Wan HEO ,  Soon Il YEO ,  Tae Moon ROH ,  Jong Dae KIM ,  Ki Chul KIM ,  Se Hoon YOO

发明人： Chun Gi LYUH ,  Yil Suk YANG ,  Se Wan HEO ,  Soon Il YEO ,  Tae Moon ROH ,  Jong Dae KIM ,  Ki Chul KIM ,  Se Hoon YOO

IPC分类号： G06F9/302

CPC分类号： G06F15/8007

摘要： Provided is a parallel processor for supporting a floating-point operation. The parallel processor has a flexible structure for easy development of a parallel algorithm involving multimedia computing, requires low hardware cost, and consumes low power. To support floating-point operations, the parallel processor uses floating-point accumulators and a flag for floating-point multiplication. Using the parallel processor, it is possible to process a geometric transformation operation in a 3-dimensional (3D) graphics process at low cost. Also, the cost of a bus width for instructions can be minimized by a partitioned Single-Instruction Multiple-Data (SIMD) method and a method of conditionally executing instructions.

摘要翻译： 提供了一种用于支持浮点运算的并行处理器。 并行处理器具有灵活的结构，便于开发涉及多媒体计算的并行算法，需要较低的硬件成本，并且消耗低功耗。 为了支持浮点运算，并行处理器使用浮点累加器和浮点乘法的标志。 使用并行处理器，可以以低成本在三维（3D）图形处理中处理几何变换操作。 此外，可以通过分区单指令多数据（SIMD）方法和有条件执行指令的方法来最小化用于指令的总线宽度的成本。

公开(公告)号：US20080294875A1

公开(公告)日：2008-11-27

申请号：US12045844

申请日：2008-03-11

申请人： Chun Gi LYUH ,  Yil Suk YANG ,  Se Wan HEO ,  Soon Il YEO ,  Tae Moon ROH ,  Jong Dae KIM ,  Ki Chul KIM ,  Se Hoon YOO

发明人： Chun Gi LYUH ,  Yil Suk YANG ,  Se Wan HEO ,  Soon Il YEO ,  Tae Moon ROH ,  Jong Dae KIM ,  Ki Chul KIM ,  Se Hoon YOO

IPC分类号： G06F15/76 ,  G06F9/02

CPC分类号： G06F15/8007

摘要： Provided is a parallel processor for supporting a floating-point operation. The parallel processor has a flexible structure for easy development of a parallel algorithm involving multimedia computing, requires low hardware cost, and consumes low power. To support floating-point operations, the parallel processor uses floating-point accumulators and a flag for floating-point multiplication. Using the parallel processor, it is possible to process a geometric transformation operation in a 3-dimensional (3D) graphics process at low cost. Also, the cost of a bus width for instructions can be minimized by a partitioned Single-Instruction Multiple-Data (SIMD) method and a method of conditionally executing instructions.

摘要翻译： 提供了一种用于支持浮点运算的并行处理器。 并行处理器具有灵活的结构，便于开发涉及多媒体计算的并行算法，需要较低的硬件成本，并且消耗低功耗。 为了支持浮点运算，并行处理器使用浮点累加器和浮点乘法的标志。 使用并行处理器，可以以低成本在三维（3D）图形处理中处理几何变换操作。 此外，可以通过分区单指令多数据（SIMD）方法和有条件执行指令的方法来最小化用于指令的总线宽度的成本。

公开(公告)号：US20120150776A1

公开(公告)日：2012-06-14

申请号：US13287142

申请日：2011-11-02

申请人： Yil Suk YANG ,  Jongdae KIM ,  Jung Hee SUK ,  Sewan HEO

发明人： Yil Suk YANG ,  Jongdae KIM ,  Jung Hee SUK ,  Sewan HEO

IPC分类号： G06F15/18

CPC分类号： H04N19/40 ,  H04N19/61

摘要： Disclosed is a structure of an adaptive multimedia processor and a method for implementing an adaptive data processing algorithm. The adaptive multimedia processor includes a bit stream analyzer for analyzing bit stream information of multimedia data, and a bit stream learning device for converting multimedia data having a format which cannot be reproduced in a device, to multimedia data having a format which can be reproduced in a device, through an execution of a learning algorithm, based on an analysis by the bit stream analyzer.

摘要翻译： 公开了自适应多媒体处理器的结构和实现自适应数据处理算法的方法。 自适应多媒体处理器包括用于分析多媒体数据的比特流信息的比特流分析器和用于将具有不能在设备中再现的格式的多媒体数据转换为具有可以再现的格式的多媒体数据的比特流学习装置 基于比特流分析器的分析，通过执行学习算法来实现该设备。

公开(公告)号：US20110062912A1

公开(公告)日：2011-03-17

申请号：US12708852

申请日：2010-02-19

申请人： Yil Suk YANG ,  Jong Dae Kim ,  Jae Woo Lee ,  Se Wan Heo ,  Moon Gyu Jang

发明人： Yil Suk YANG ,  Jong Dae Kim ,  Jae Woo Lee ,  Se Wan Heo ,  Moon Gyu Jang

IPC分类号： H01M10/46 ,  H02J7/00

CPC分类号： H02J7/0068 ,  H01M10/46 ,  Y10T307/25 ,  Y10T307/305 ,  Y10T307/391 ,  Y10T307/414

摘要： Provided is an energy and power management integrated circuit (IC) device. The energy and power management IC device includes a plurality of energy conversion devices for harvesting energy from respective energy conversion sources and converting the energy into electric energy, an energy management IC (EMIC) for converting the electric energy converted by the energy conversion devices into stable energy, a storage device for storing the energy or power converted by the EMIC, a power management IC (PMIC) for receiving and distributing the power stored in the storage device, and a plurality of output load devices for consuming the power distributed by the PMIC. Accordingly, it is possible to harvest energy in an environmentally friendly way and semi-permanently use the energy without changing a battery.

摘要翻译： 提供了一种能量和电源管理集成电路（IC）装置。 能量和电力管理IC装置包括多个能量转换装置，用于从各自的能量转换源收集能量并将能量转换成电能;能量管理IC（EMIC），用于将由能量转换装置转换的电能转换成稳定的 能量，用于存储由EMIC转换的能量或功率的存储装置，用于接收和分配存储在存储装置中的电力的电力管理IC（PMIC）以及用于消耗由PMIC分配的功率的多个输出负载装置 。 因此，可以以环保的方式收获能量，并且半永久地使用能量而不改变电池。

公开(公告)号：US20110140579A1

公开(公告)日：2011-06-16

申请号：US12899499

申请日：2010-10-06

申请人： Seung Eon MOON ,  Sung Q. LEE ,  Sang Kyun LEE ,  Yil Suk YANG ,  Kang Ho PARK ,  Jong Dae KIM

发明人： Seung Eon MOON ,  Sung Q. LEE ,  Sang Kyun LEE ,  Yil Suk YANG ,  Kang Ho PARK ,  Jong Dae KIM

IPC分类号： H02N2/18 ,  H01L41/22

CPC分类号： H02N2/186 ,  H01L41/1136 ,  H02N2/188 ,  Y10T29/42

摘要： Provided is an active piezoelectric energy harvester, which can control a direct current voltage applied to an embedded variable capacitance layer to precisely adjust a resonance frequency in real time, and thus achieve a simpler structure and a smaller size compared to a conventional one that adjusts the resonance frequency using a separate variable capacitor provided outside. Further, the active piezoelectric energy harvester can precisely adjust the resonance frequency even when the frequency of vibration varies over time as in a real natural vibration environment or when it is degraded to undergo a variation in its own resonance frequency, and thus can continuously maintain optimal energy conversion characteristics.

摘要翻译： 提供了一种有源压电能量收集器，其可以控制施加到嵌入式可变电容层的直流电压，以实时精确地调节谐振频率，从而实现比传统调节器的传统电容器更简单的结构和更小的尺寸 谐振频率使用外部提供的单独的可变电容器。 此外，即使在真实的自然振动环境中，随着时间的推移，振动频率随时间而变化，或者当其自身的谐振频率变差而发生变化时，有源压电能量收集器也可以精确地调节谐振频率，从而可以持续保持最佳 能量转换特性。

公开(公告)号：US20130049539A1

公开(公告)日：2013-02-28

申请号：US13595070

申请日：2012-08-27

申请人： Sang Kyun LEE ,  Yil Suk YANG

发明人： Sang Kyun LEE ,  Yil Suk YANG

IPC分类号： H02N2/18 ,  H01L41/22

CPC分类号： B81C1/00682 ,  B81B3/0051 ,  B81C1/0015 ,  B81C2201/0132 ,  B81C2201/053 ,  H01L41/094 ,  H01L41/1134 ,  H01L41/1136 ,  H01M6/40 ,  H01M10/052 ,  H01M10/0585 ,  H02N2/18 ,  H02N2/181 ,  H02N2/188 ,  H03H3/02 ,  H03H3/08 ,  Y02E60/122 ,  Y10T29/42 ,  Y10T29/43

摘要： Disclosed are an apparatus for harvesting/storing piezoelectric energy, including: a substrate having a groove at a side thereon; a piezoelectric MEMS cantilever having an end fixed to the substrate and the other end floating above the groove, and configured to convert and store an external vibration into electric energy; and a mass formed at one end of the piezoelectric MEMS cantilever and configured to apply a vibration, and a manufacturing method thereof.

摘要翻译： 公开了一种用于收集/存储压电能量的装置，包括：在其侧面具有凹槽的基板; 压电MEMS悬臂，其一端固定在基板上，另一端悬在凹槽上方，并构造成将外部振动转换并存储成电能; 以及形成在压电MEMS悬臂的一端并构造成施加振动的质量及其制造方法。

公开(公告)号：US20130033241A1

公开(公告)日：2013-02-07

申请号：US13541108

申请日：2012-07-03

申请人： Sewan HEO ,  Yil Suk YANG ,  Jong Kee KWON

发明人： Sewan HEO ,  Yil Suk YANG ,  Jong Kee KWON

IPC分类号： G05F1/00

CPC分类号： H02M3/1582

摘要： Disclosed is a DC-DC converter including: a switch unit controlling a flow of a current based on a buck-boost topology; a short circuit unit short circuited or opened according to an external setting to change a topology of the switch unit; an inductor storing a current induced by the switch unit; a topology selecting unit selecting a topology in response to an external input signal and generating a signal corresponding to the selected topology; a pulse width modulating unit generating a signal for determining an operation time of the switch unit; a reverse flow detecting unit detecting a reverse flow of a current flowing through the switch unit to generate a signal; and a switch control unit controlling the switch unit in response to signals of the topology selecting unit, the pulse width modulating unit and the reverse flow detecting unit.

摘要翻译： 公开了一种DC-DC转换器，包括：开关单元，其控制基于降压 - 升压拓扑的电流; 短路单元根据外部设置短路或断开，以改变开关单元的拓扑; 存储由所述开关单元感应的电流的电感器; 拓扑选择单元响应于外部输入信号选择拓扑并产生对应于所选拓扑的信号; 脉冲宽度调制单元，生成用于确定开关单元的操作时间的信号; 检测流过所述开关单元的电流的反向流以产生信号的逆流检测单元; 以及开关控制单元，其响应于拓扑选择单元，脉冲宽度调制单元和反向流检测单元的信号来控制开关单元。